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J-GLOBAL ID：200902280783316670   整理番号：09A0277585

低電圧CMOSプロセスによる高耐圧ESD保護回路の設計

Design of High-Voltage-Tolerant ESD Protection Circuit in Low-Voltage CMOS Processes

著者 (3件)： KER Ming-Dou (National Chiao-Tung Univ., Hsinchu, TWN) ,  KER Ming-Dou (I-Shou Univ., Kaohsiung, TWN) ,  WANG Chang-Tzu (National Chiao-Tung Univ., Hsinchu, TWN)
資料名： IEEE Transactions on Device and Materials Reliability  (IEEE Transactions on Device and Materials Reliability)
巻： 9  号： 1  ページ： 49-58  発行年： 2009年03月 
JST資料番号： W1320A  ISSN： 1530-4388  CODEN： ITDMA2  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低電圧アプリケーション用の電源電圧低減により,最新のCMOS技術ではゲート酸化膜厚がスケールダウンしている。全システム集積のために,I/Oバッファが他のICとの通信のため高電圧信号を受信しており,従来のI/Oバッファではゲート酸化膜の信頼性と漏れ電流が問題であった。本稿では,3×VDD入力耐性を持つ混合電圧I/Oバッファを保護する,わずか1×VDD低電圧素子で実現した新しい二つの高耐圧ESD保護回路について報告した。これらの新しいESD保護設計は,ESDクランプ素子をトリガオンする異なる有効なESD保護回路を持っている。従って,ESDクランプ素子のターンオン効率は大幅に改善された。このESD保護回路を,二つの異なる0.13μm CMOSプロセスで製作し,検証した。

シソーラス用語： *電気保護 ,  *静電気 ,  電気回路 ,  放電 ,  酸化膜 ,  *ゲート【半導体】 ,  膜厚 ,  入出力装置 ,  漏れ電流 ,  耐圧性 ,  クランプ回路 ,  サブミクロン加工 ,  半導体プロセス ,  CMOS構造
準シソーラス用語： CMOSプロセス ,  ESD【放電】 ,  *ESD保護 ,  I/Oデバイス ,  *ゲート酸化膜 ,  保護回路

分類 (2件)： 半導体集積回路  (NC03162T) ,  その他の電子回路  (NC05090X)

タイトルに関連する用語 (5件)： 低電圧 ,  CMOSプロセス ,  高耐圧 ,  ESD保護 ,  設計