文献

J-GLOBAL ID：200902292621996714   整理番号：08A1132077

シリコン貫通ビアと低量鉛フリー相互配線を使った3Dチップスタッキング技術

3D chip-stacking technology with through-silicon vias and low-volume lead-free interconnections

著者 (13件)： SAKUMA K. (IBM Tokyo Res. Lab., Kanagawa-ken, JPN) ,  ANDRY P. S. (Thomas J. Watson Res. Center, New York) ,  TSANG C. K. (Thomas J. Watson Res. Center, New York) ,  WRIGHT S. L. (Thomas J. Watson Res. Center, New York) ,  DANG B. (Thomas J. Watson Res. Center, New York) ,  PATEL C. S. (Thomas J. Watson Res. Center, New York) ,  WEBB B. C. (Thomas J. Watson Res. Center, New York) ,  MARIA J. (Univ. Illinois Urbana-Champaign, Illinois) ,  SPROGIS E. J. (IBM Systems and Technol. Group, Vermont) ,  KANG S. K. (Thomas J. Watson Res. Center, New York) ,  POLASTRE R. J. (Thomas J. Watson Res. Center, New York) ,  HORTON R. R. (Thomas J. Watson Res. Center, New York) ,  KNICKERBOCKER J. U. (Thomas J. Watson Res. Center, New York)
資料名： IBM Journal of Research and Development  (IBM Journal of Research and Development)
巻： 52  号： 6  ページ： 611-622  発行年： 2008年11月 
JST資料番号： D0061B  ISSN： 0018-8646  CODEN： IBMJAE  資料種別： 逐次刊行物 (A)
記事区分： 文献レビュー  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 32nm以降の微細化が物理的制約によって困難になり,3次元(3D)集積が集積密度増大に期待される。3D技術のうちチップツーチップとチップツーウェーハのスタックでは,KGD(Known Good Die)が使えるし,プロセッサとメモリのほかに,MEMSやRFデバイス,ナノデバイス,センサーなど異質の技術やサブシステムをスタックできる柔軟性がある。3Dスタックにおける配線長を短くし,接続数を大きくする技術は,シリコン貫通ビア(TSV,through-silicon via)である。本論文では,超薄シリコンにTSVを適用したチップと厚いシリコンをスタックし,低量鉛フリーはんだによる微細ピッチ相互配線によって3Dを実現する技術を研究した。チップツーウェーハ技術を使った3Dチップスタッキングのテストビークルの製造と特性評価結果についても述べた。

シソーラス用語： *積層成形 ,  三次元 ,  *半導体チップ ,  スルーホール ,  配線 ,  微細加工 ,  ケイ素 ,  はんだ ,  ウエハ【IC】 ,  プロトタイプ
準シソーラス用語： *3Dチップスタッキング技術 ,  シリコン貫通ビア ,  テストビークル ,  鉛フリーはんだ ,  相互配線 ,  超薄シリコン

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (6件)： シリコン貫通ビア ,  量 ,  鉛フリー ,  相互配線 ,  3D ,  スタッキング