特許

J-GLOBAL ID：200903000008922441

選択回路、D/A変換器及びA/D変換器

発明者： 永田 満
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-088411
公開番号（公開出願番号）：特開2001-274685
出願日： 2000年03月28日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 ハードウェアの増大なく、高精度な変換を可能にする。【解決手段】 3ビットかつ5値の入力信号の最下位ビットLSBを無視した値を1/2した値を有する1組の内部信号A01,A11及びA02,A12を生成する。入力信号が奇数値の場合、1組の内部信号A01,A11及びA02,A12の一方に1が加算され、第1、第2の信号MSB1,LSB1及びMSB2,LSB2とされる。“1”の加算は、奇数値の入力信号が入力される度に、1組の内部信号A01,A11及びA02,A12に対して交互に行う。信号処理回路11aは、出力端子OUT1,OUT2から第1の信号MSB1,LSB1の値に対応する数の出力端子の選択を、その選択確率が等しくなるように行う。信号処理回路11bも、同様である。

請求項（抜粋）：

nビット、(2p+1)値(2n ≧2p≧2で、n及びpは、整数)の入力信号m(mは、2p≧m≧0を満たす整数)が供給され、前記入力信号の上位(n-1)ビットに基づき、前記入力信号mの最下位ビットを無視した値を1/2した値を共に有する1組の内部信号を生成し、前記入力信号mが奇数値を有する場合には、前記奇数値を有する前記入力信号が入力される度ごとに、前記1組の内部信号に対し1を交互に加算して、第1及び第2の信号を生成するロジック回路と、前記p個の第1の出力端子を有し、前記第1の信号に基づいて、前記p個の第1の出力端子のうちから前記第1の信号の値に対応する数の出力端子を選択すると共に、前記p個の出力端子の選択を、前記p個の第1の出力端子の各々の選択確率が略等しくなるように行う第1の信号処理回路と、前記p個の第2の出力端子を有し、前記第2の信号に基づいて、前記p個の第2の出力端子のうちから前記第2の信号の値に対応する数の出力端子を選択すると共に、前記p個の出力端子の選択を、前記p個の第2の出力端子の各々の選択確率が略等しくなるように行う第2の信号処理回路とを具備したことを特徴とする選択回路。

IPC (3件)：

H03M 1/74 ,  H03M 1/12 ,  H03M 3/00

FI (3件)：

H03M 1/74 ,  H03M 1/12 C ,  H03M 3/00

Fターム (29件)：

5J022AA01 ,  5J022AA14 ,  5J022AB00 ,  5J022AB01 ,  5J022AB06 ,  5J022AB09 ,  5J022BA06 ,  5J022CB01 ,  5J022CB04 ,  5J022CB06 ,  5J022CD03 ,  5J022CD04 ,  5J022CE08 ,  5J022CF01 ,  5J022CF05 ,  5J022CF07 ,  5J022CF10 ,  5J022CG01 ,  5J064AA04 ,  5J064BA03 ,  5J064BB02 ,  5J064BC02 ,  5J064BC04 ,  5J064BC06 ,  5J064BC07 ,  5J064BC08 ,  5J064BC25 ,  5J064BC28 ,  5J064BD01

引用特許：

出願人引用 (2件)

• D/A変換装置
  公報種別：公開公報   出願番号：特願平4-140223   出願人：松下電器産業株式会社
• 特開昭62-183627