改善されたキャリア移動度を有するフィンFETとその形成方法

発明者： , , ,
出願人/特許権者：
代理人 (3件)：鈴木正剛 , 佐野良太 , 村松義人
公報種別：公表公報
出願番号（国際出願番号）：特願2004-541537
公開番号（公開出願番号）：特表2006-501672
出願日： 2003年09月12日
公開日（公表日）： 2006年01月12日
要約：

フィンFETデバイスが、キャリア移動度を向上させるために歪みシリコンを利用する。一方法において、フィンFET体(46)が、誘電層(40)を覆うシリコンゲルマニウム(SiGe)(42)にパターニングされる。シリコンのエピタキシャル層(34)がその後、シリコンゲルマニウムフィンFET体(46)に形成される。真性シリコン結晶格子と、エピタキシャルシリコンが成長するテンプレートとして供するシリコンゲルマニウム結晶格子の異なる形状寸法の結果、歪みが導入される。歪みシリコンでは、リラックスシリコンに比較してキャリア移動度が増大し、結果としてエピタキシャル歪みシリコンが、フィンFETにキャリア移動度の増大を与える。従って、歪みシリコンチャネル層を利用することで、比較的高い駆動電流がフィンFET内に流され得る。

請求項（抜粋）：

誘電層(40)を含む基板を有し、前記誘電層(40)上に形成されたフィンFET体(46)を有し、前記フィンFET体(46)は、ソース領域、ドレイン領域、及びこれらソース領域とドレイン領域の間に延びるチャネル領域とを有し、前記フィンFET体の少なくとも前記チャネル領域の表面部に形成された歪みシリコン層(34)を有し、前記チャネル領域の表面部に形成された前記歪みシリコン層(34)を覆うように少なくとも前記チャネル領域上に形成されたゲート絶縁膜(36)を有し、かつ、前記チャネル領域のサイドウォールと上部を囲み、前記ゲート絶縁膜と前記歪みシリコン層によって前記チャネル領域から分離される導電ゲート(48)を含む、シリコンオンインシュレータ(SOI)MOSFETデバイス。

IPC (6件)：

H01L 29/786 , H01L 27/12 , H01L 21/02 , H01L 21/336 , H01L 21/762 , H01L 21/76

FI (10件)：

H01L29/78 618C , H01L27/12 B , H01L27/12 E , H01L29/78 618B , H01L29/78 618E , H01L29/78 617K , H01L29/78 613A , H01L29/78 627D , H01L21/76 D , H01L21/76 R

Fターム (44件)：

5F032AA06 , 5F032AA07 , 5F032AC02 , 5F032BB01 , 5F032CA05 , 5F032CA09 , 5F032CA17 , 5F032DA21 , 5F032DA22 , 5F032DA60 , 5F032DA71 , 5F032DA74 , 5F110AA01 , 5F110AA07 , 5F110BB04 , 5F110CC02 , 5F110DD01 , 5F110DD12 , 5F110DD13 , 5F110DD24 , 5F110EE05 , 5F110EE09 , 5F110EE14 , 5F110EE22 , 5F110EE30 , 5F110EE31 , 5F110EE42 , 5F110FF02 , 5F110FF22 , 5F110FF27 , 5F110GG01 , 5F110GG02 , 5F110GG06 , 5F110GG12 , 5F110GG22 , 5F110GG23 , 5F110GG30 , 5F110GG33 , 5F110GG44 , 5F110GG52 , 5F110HJ13 , 5F110HK05 , 5F110NN02 , 5F110QQ17

引用特許：

審査官引用 (2件)

半導体装置、半導体装置の製造方法、半導体基板の製造方法
公報種別：公開公報出願番号：特願2002-045597 出願人：株式会社東芝
薄い半導体材料フィルムの製造方法
公報種別：公開公報出願番号：特願平4-246594 出願人：コミサリヤ・ア・レネルジ・アトミク

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