特許
J-GLOBAL ID：200903000095807246

半導体装置及びその製造方法

発明者：
伊藤 貴敏

伊藤 貴敏 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 平田 忠雄
公報種別：公開公報
出願番号（国際出願番号）：特願平11-202280
公開番号（公開出願番号）：特開2001-035918
出願日： 1999年07月15日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 コンタクト形成以降の拡散工程数を削減することのできる半導体装置及びその製造方法を提供する。【解決手段】 P型基板101上にPウェル102、Nウェル103、分離酸化膜104、拡散層105、ゲート106を設けてトランジスタ素子が形成される。トランジスタ素子の露出面上には、第1の層間膜107が設けられ、この第1の層間膜107上に第1のアルミニウム層108はトランジスタ素子のゲートに対し、直交方向及び平行方向に分割して複数が設けられ、この第1のアルミニウム層108上には第2の層間膜109が設けられる。ゲート106及び拡散層105上には、層間膜107,109を貫通し、かつ第1のアルミニウム層108の側面に接するようにしてコンタクト110a〜110eが設けられ、これらコンタクト内には導電物質が埋設される。
請求項（抜粋）：
半導体基板上に所定のパターンにより複数の半導体素子を形成し、前記複数の半導体素子を第1の層間膜で被覆し、前記第1の層間膜上に所定のパターンで形成された複数の配線層と、前記複数の配線層を第2の層間膜で被覆し、決定された回路構造に基づいて前記第1及び第2の層間膜を貫通する導電性コンタクトを形成して前記複数の半導体素子と前記配線層を接続するとともに、前記配線層を前記第2の層間膜上に引き出すことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/82
FI (3件)：
H01L 21/90 D ,  H01L 21/82 W ,  H01L 21/90 B
Fターム (16件)：
5F033HH08 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK08 ,  5F033NN12 ,  5F033NN39 ,  5F033QQ09 ,  5F033QQ37 ,  5F033VV17 ,  5F033XX33 ,  5F064EE22 ,  5F064EE23 ,  5F064EE26 ,  5F064EE27 ,  5F064EE33 ,  5F064EE34
引用特許：
審査官引用 (8件)
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