特許
J-GLOBAL ID：200903000185794941

半導体メモリ装置

発明者：
大澤 隆

大澤 隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2001-039122
公開番号（公開出願番号）：特開2002-246571
出願日： 2001年02月15日
公開日（公表日）： 2002年08月30日
要約：
【要約】【課題】 単純なトランジスタ構造のメモリセルにより、ダイナミック記憶を可能とした半導体メモリ装置を提供する。【解決手段】 1ビットのメモリセルMCがフローティングのシリコン層12に形成された一つのMISトランジスタにより構成されれる。MISトランジスタのソース15、ドレイン14間に配置されたチャネル形成のための第1のゲート13とは別に、シリコン層12の電位を容量結合により制御するための電位固定された第2のゲート20が設けられる。MISトランジスタは、ドレイン接合近傍でインパクトイオン化を起こしてシリコン層12を第1の電位に設定した第1データ状態と、ドレイン接合に順方向電流を流してシリコン層12を第2の電位に設定した第2データ状態とをダイナミックに記憶する。
請求項（抜粋）：
1ビットのメモリセルがフローティングの半導体層に形成された一つのMISトランジスタにより構成され、前記MISトランジスタのソース、ドレイン間に配置されたチャネル形成のための第1のゲートとは別に、前記半導体層の電位を容量結合により制御するための電位固定された第2のゲートが設けられ、前記MISトランジスタは、ドレイン接合近傍でインパクトイオン化を起こして前記半導体層を第1の電位に設定した第1データ状態と、ドレイン接合に順バイアス電流を流して前記半導体層を第2の電位に設定した第2データ状態とをダイナミックに記憶することを特徴とする半導体メモリ装置。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  G11C 11/404 ,  G11C 11/407
FI (6件)：
H01L 27/10 611 ,  G11C 11/34 352 C ,  G11C 11/34 354 D ,  H01L 27/10 671 C ,  H01L 27/10 681 D ,  H01L 27/10 681 E
Fターム (27件)：
5F083AD02 ,  5F083AD06 ,  5F083AD69 ,  5F083GA09 ,  5F083GA11 ,  5F083HA02 ,  5F083NA01 ,  5F083ZA19 ,  5M024AA37 ,  5M024AA58 ,  5M024AA70 ,  5M024BB02 ,  5M024BB35 ,  5M024BB36 ,  5M024CC20 ,  5M024CC22 ,  5M024CC70 ,  5M024HH01 ,  5M024HH13 ,  5M024LL04 ,  5M024LL11 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05 ,  5M024PP07 ,  5M024PP09 ,  5M024PP10
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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