特許

J-GLOBAL ID：200903000235357041

半導体記憶装置

発明者： 田中 智晴 ,  中村 寛 ,  丹沢 徹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-095676
公開番号（公開出願番号）：特開2003-288792
出願日： 1997年04月07日
公開日（公表日）： 2003年10月10日
要約：

【要約】【課題】 書き込み時のチャネル電位を十分に確保し、誤書き込みを防ぐ。【解決手段】 デ-タの書き込みは、ソ-ス側のメモリセルから実行される。デ-タの書き込み時において、選択ワ-ド線がWL2の場合、選択ワ-ド線WL2には、約16Vの電位が印加される。選択メモリセルに対しソ-ス線側に隣接するメモリセルの非選択ワ-ド線WL3の電位は、0Vに設定される。その他の非選択ワ-ド線WL1,WL4の電位は、約10Vに設定される。選択ワ-ド線がWL4の場合、非選択ワ-ド線WL1〜WL3には、約10Vの電位が印加される。

請求項（抜粋）：

ビット線に接続される第1選択トランジスタと、第2選択トランジスタと、前記第1及び第2選択トランジスタの間に直列接続される複数のメモリセルと、前記複数のメモリセルのうち、選択メモリセルに対して書き込みを行うための書き込み手段とを具備し、前記書き込み手段は、書き込み時に、前記選択メモリセルのゲ-ト電極に書き込み電位を印加し、前記第1選択トランジスタのゲート電極に第1電位を印加し、前記選択メモリセルの前記第1選択トランジスタ側に隣接するメモリセルのゲ-ト電極に、前記書き込み電位よりも低く、前記第1電位よりも高い第2電位を印加し、前記選択メモリセルの前記第2選択トランジスタ側に隣接するメモリセルのゲ-ト電極に、前記第2電位よりも低い第3電位を印加することを特徴とする半導体記憶装置。

IPC (7件)：

G11C 16/06 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

G11C 17/00 633 D ,  G11C 17/00 622 E ,  G11C 17/00 641 ,  G11C 17/00 634 A ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (20件)：

5B025AA01 ,  5B025AC01 ,  5B025AD04 ,  5B025AD05 ,  5B025AD06 ,  5B025AD11 ,  5B025AE05 ,  5F083EP02 ,  5F083EP23 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER22 ,  5F083LA05 ,  5F083ZA21 ,  5F101BA01 ,  5F101BB05 ,  5F101BD10 ,  5F101BD22 ,  5F101BD34

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-234352   出願人：株式会社東芝
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-304957   出願人：株式会社東芝