割込み処理回路

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-142002
公開番号（公開出願番号）：特開平10-333920
出願日： 1997年05月30日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】エッジセンス方式の割込みコントローラに認識漏れをさせることなく、割込みコントローラにおける1つの信号入力端子に対して複数の割込み要因信号を入力させることを可能とする。【解決手段】フリップフロップ回路5およびインバータ6は、対応する割込み要因信号IRが低レベルから高レベルに変化した時点からリセットがなされるまでの間に高レベルを出力する。OR回路13は、各インバータ6の出力の論理和を求め、その結果をフリップフロップ回路14に与え保持させ、その保持レベルの信号をインバータ17によって割込みコントローラ2に与える。そして各NAND回路12およびAND回路19は、CPU1からのリセット要求に応じて指定されたフリップフロップ回路5をリセットするとともに、フリップフロップ回路14を一時的にリセットする。

請求項（抜粋）：

信号入力端子への入力レベルが所定の無効レベルから所定の有効レベルに変化したことに応じてCPUへの割込みをかける割込みコントローラの前記信号入力端子に複数の割込み要因信号を与えるための割込み処理回路であって、複数の割込み要因信号のそれぞれに対応付けられ、それぞれ対応する割込み要因信号が所定の無効レベルから所定の有効レベルに変化した時点から所定のリセット指示が与えられるまでの間に所定の有効レベルを出力する複数の入力割込み保持手段と、この複数の入力割込み保持手段のいずれか1つの出力でも有効レベルである時に所定の有効レベルを出力する論理和演算手段と、この論理和演算手段の出力レベルを、所定のクロック信号に同期したタイミングで取込んで保持し、その保持しているレベルの信号を前記割込みコントローラの前記信号入力端子に与える出力割込み保持手段と、前記CPUから前記複数の入力割込み保持手段のいずれかを指定したリセット要求が与えられたことに応じ、その指定された入力割込み保持手段に前記リセット指示を与えるとともに、前記出力割込み保持手段を一時的にリセットするリセット制御手段とを具備したことを特徴とする割込み処理回路。

IPC (2件)：

G06F 9/46 310 , G06F 9/46 311

FI (2件)：

G06F 9/46 310 G , G06F 9/46 311 B

引用特許：

審査官引用 (3件)

割り込みコントローラ
公報種別：公開公報出願番号：特願平3-283349 出願人：日本電気アイシーマイコンシステム株式会社
特開平2-059847
特開平2-059847

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