特許
J-GLOBAL ID：200903000461134500
絶縁ゲート型半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
石戸 久子 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-126016
公開番号（公開出願番号）：特開2001-308327
出願日： 2000年04月26日
公開日（公表日）： 2001年11月02日
要約：
【要約】【課題】 トレンチ型IGBTのオン電圧をIEGT並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減した絶縁ゲート型半導体装置を提供する。【解決手段】 シリコン基板1と、その上の低不純物濃度のN型ドリフト層2と、その上のN型ドリフト層2よりも高い不純物濃度のP型ベース領域3と、その表面のn+ソース領域4と、その表面からP型ベース領域3を貫通しN型ドリフト層2に達する溝と、溝の内側に配設されたゲート酸化膜5と、ゲート酸化膜5を介して溝内に配設されたゲート電極6と、P型ベース領域3とn+ソース領域4の表面に配設されたエミッタ電極8と、シリコン基盤1の他面に配設されたコレクタ電極9とを備え、P型ベース領域3およびn+ソース領域4がエミッタ電極8に接する部分のP型ベース領域のトレンチ溝にはさまれた部分の長さがそれ以外のP型ベース領域の長さに対する比が、1:2〜1:7である。
請求項（抜粋）：
第1主面および第2主面を有する第1導電型の第1半導体層と、前記第1半導体層の第1主面上に配設された低不純物濃度である第2導電型の第2半導体層と、前記第2半導体層の表面上に配設された前記第2半導体層よりも高い不純物濃度である第1導電型の第3半導体層と、前記第3半導体層の表面に選択的に形成された第2導電型の第4半導体層と、前記第4半導体層表面から前記第3半導体層を貫通し前記第2半導体層に達するように形成された溝と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を介して前記第3半導体層と対抗して前記溝内に配設された制御電極と、前記第3および第4半導体層の表面に配設された第1主電極と、前記第1半導体層の第2主面上に配設された第2主電極とを備え、前記第3半導体層および第4半導体層が前記第1主電極に接する部分の第3半導体層の前記溝の間隔と、前記第3半導体層が前記第1主電極に接しない部分の第3半導体層の前記溝の間隔の比が、前者:後者として1:2〜1:7であることを特徴とする絶縁ゲート型半導体装置。
IPC (4件)：
H01L 29/78 655
, H01L 29/78
, H01L 29/78 652
, H01L 29/78 653
H01L 29/78 655 A
, H01L 29/78 655 G
, H01L 29/78 652 C
, H01L 29/78 652 L
, H01L 29/78 653 C
