特許

J-GLOBAL ID：200903000629975603

半導体記憶装置

発明者： 延時 知子
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-216023
公開番号（公開出願番号）：特開平11-045573
出願日： 1997年07月25日
公開日（公表日）： 1999年02月16日
要約：

【要約】【課題】CASレーテンシが2の動作モードにおけるスピードグレードが制限されないシンクロナスDRAMの提供。【解決手段】クロック信号端子CLKからバッファ12を介して供給されるクロック信号51をセット信号とし、インバータINV12の出力が一方の入力端に、内部から供給されるCASレーテンシが2のとき有効になるモード信号MDCLT2を受けるインバータINV14の出力が他方の入力端に接続されたNORゲートNR4の出力から、遅延回路DL1を介して入力されるNORゲートNR1の出力をリセット信号とする、2入力NORゲートで構成されるRS-F/Fの出力を受けるインバータINV15から出力される制御信号ICLKOEが、CASレーテンシが2のときと、CASレーテンシが3のときで内部クロックICLKOEが有効になる時間が同じで、無効になる時間がCASレーテンシが2のときの方が遅くなるように構成する。

請求項（抜粋）：

メモリデータを読み出し予め定められた所定の周期を有する第1のクロック信号に同期してラッチする出力データラッチ回路を有し、内部から供給されるモード信号が非活性状態のときは、前記第1のクロック信号に同期して外部アドレス信号をラッチするとともに内部アドレス信号を生成するバーストカウンタのラッチタイミングからN(Nは3以上の整数)クロック後の前記第1のクロック信号から生成される制御信号に同期して前記内部アドレス信号が指定するデータを読み出すとともに、前記出力データラッチ回路から出力する第1の動作モードと、前記第1のクロック信号に代えて、この信号よりも周期の長い第2のクロック信号が供給され、かつ前記モード信号が活性状態のときは前記バーストカウンタのラッチタイミングからN-1クロック後の前記第2のクロック信号から生成される制御信号に同期して前記内部アドレス信号が指定するデータを読み出すとともに、前記出力データラッチ回路から出力する第2の動作モードとを有する半導体記憶装置において、前記第1動作モードの制御信号と前記第2動作モードの制御信号が有効になる時間が同じであり、前記モード信号が活性状態のときは、前記モード信号が非活性状態のときよりも、前記制御信号が無効になる時間が遅い、ことを特徴とする半導体記憶装置。

FI (2件)：

G11C 11/34 362 S ,  G11C 11/34 354 C

引用特許：

審査官引用 (1件)

• 同期型半導体記憶装置
  公報種別：公開公報   出願番号：特願平9-033836   出願人：三菱電機株式会社