半導体装置およびその製造方法

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：小鍜治明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-255608
公開番号（公開出願番号）：特開平7-111328
出願日： 1993年10月13日
公開日（公表日）： 1995年04月25日
要約：

【要約】【目的】 LDD構造を有するMOSトランジスタにおいて、ショートチャネル効果を抑制し、かつソース・ドレインの寄生抵抗を低くする。【構成】ゲート電極4形成後n-拡散層5を形成し、第1の側壁スペーサ6と第2の側壁スペーサ7をゲート電極側壁に形成した後、深いn+拡散層8を形成し、表面をシリサイド化し、第2の側壁スペーサ7を除去した後浅いn+拡散層9を形成する半導体装置の製造方法である。

請求項（抜粋）：

一導電型の半導体基板あるいはウエル上にゲート電極を形成する工程と、このゲート電極をマスクにして前記導電型と反対導電型の拡散を行い、第1濃度の拡散層を形成する工程と、第1の絶縁膜材料を堆積しそれを異方性エッチングすることによりゲート電極側壁に第1の絶縁膜による第1側壁スペーサを形成する工程と、第2の絶縁膜材料を堆積しそれを異方性エッチングすることにより第1側壁スペーサの外側壁に第2の絶縁膜による第2側壁スペーサを形成する工程と、前記ゲート電極と前記第1側壁スペーサと前記第2側壁スペーサとをマスクにして前記第1濃度の拡散層と同導電型の拡散を行い、前記第1濃度より高い第2濃度の拡散層を形成する工程と、前記第2側壁スペーサのみを選択的にエッチング除去する工程と、前記ゲート電極と前記第1側壁スペーサとをマスクにして前記第1濃度の拡散層と同導電型の拡散を行い、前記第1濃度より高い第3濃度拡散層を形成する工程とを備えた半導体装置の製造方法。

IPC (2件)：

H01L 29/78 , H01L 21/336

引用特許：

審査官引用 (7件)

特開昭62-054959
特開平3-016141
特開平3-272145

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