半導体素子およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴木敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-295237
公開番号（公開出願番号）：特開平5-326552
出願日： 1992年11月04日
公開日（公表日）： 1993年12月10日
要約：

【要約】【目的】本発明は、半導体素子における電界効果型トランジスタ(主にMOSFET)の構造と製法に関するもので、素子の縮小化に伴い主にソース・ドレインの接合深さが浅くなり、シリサイド化するその表面の層の底面と接合との間隔が短くなり、接合リーク電流が発生する問題点を解決することを目的とする。【構成】前記目的達成のため本発明は、ゲート電極4の側壁に第1のサイドウォール6と第2のサイドウォール8を形成し、第1のサイドウォール6の主部をマスクにして浅いソース・ドレイン層5aを形成し、第2のサイドウォール8をマスクにして深いソース・ドレイン層5bを形成し、少なくともその深い層8上にシリサイド層9を形成するようにしたものである。ゲート電極4上にもシリサイド層9を形成するかしないかは、デバイス形成の要求によるし、また、浅い、深いソース・ドレイン層の形成の順も製法によって異なる。なお、ソース・ドレイン層の接合深さを従来より浅くする方法など他の発明もある。

請求項（抜粋）：

電界効果型トランジスタを有する半導体素子における該電界効果型トランジスタ部の構造として、ゲート電極の側壁に第1のサイドウォールとさらにその側面に第2のサイドウォールが形成されており、該第1のサイドウォールの主部をマスクとして形成されたソース・ドレイン層と、前記第2のサイドウォールをマスクとして形成された前記第1のサイドウォールによるソース・ドレイン層より深いソース・ドレイン層とを有し、少なくとも前記第2のサイドウォールによるソース・ドレイン層の上部にシリサイド化された層が形成されていることを特徴とする半導体素子。

IPC (3件)：

H01L 21/336 , H01L 29/784 , H01L 27/092

FI (3件)：

H01L 29/78 301 P , H01L 27/08 321 E , H01L 29/78 301 L

引用特許：

審査官引用 (5件)

特開平3-214737
特開平2-027736
特開昭64-084659

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