特許

J-GLOBAL ID：200903001105470810

半導体集積回路

発明者： 品川 徳明
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 前田 実
公報種別：公開公報
出願番号（国際出願番号）：特願平8-034635
公開番号（公開出願番号）：特開平9-232435
出願日： 1996年02月22日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】 メモリに障害を生じさせることなく、未結線ゲートセル数を低減することにより、SOG配線の設計工数を低減し、さらにチップサイズを縮小する。【解決手段】 SOG領域2とメモリ領域3からなり、三層メタルプロセスによりSOGは第一〜第三層のメタルにより配線され、メモリは第一および第二層のメタルにより配線される半導体集積回路において、SOGの第一層配線G1a〜G1cをx方向に形成し、メモリの第一層配線M1a〜M1cをy方向に形成する。次にSOGの第二層配線G2a〜G2cをy方向に形成し、メモリの第二層電源配線M2a、M2b、および第二層配線M2eをx方向に形成する。最後にSOGの第三層配線G3a、G3bをx方向に形成するが、このときG3aはメモリの第二層電源配線M2e上を通過して形成する。

請求項（抜粋）：

N(N≧2)層配線構造のメモリと、このメモリを囲むように形成されたM(M≧N+1)層配線構造のSOGを有する半導体集積回路において、同一層におけるメモリとSOGの配線方向が異なり、メモリの第N層配線とSOGの第(N+1)層配線の配線方向が一致しており、メモリの第N層電源配線上にSOGの第(N+1)層配線を通過形成したことを特徴とする半導体集積回路。

IPC (5件)：

H01L 21/82 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 481

FI (5件)：

H01L 21/82 W ,  H01L 27/10 481 ,  H01L 21/82 L ,  H01L 21/88 Z ,  H01L 27/04 D

引用特許：

審査官引用 (4件)

• 特開平1-272149
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平5-312811   出願人：アメリカンテレフォンアンドテレグラフカムパニー
• 特開昭63-229733
  
• 特開昭62-261146