特許

J-GLOBAL ID：200903001112431006

半導体装置及びその製造方法

発明者： 若林 勝
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-047878
公開番号（公開出願番号）：特開平10-242295
出願日： 1997年03月03日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】 互いに隣接して配置されたバイポーラトランジスタとCMOSとを含む半導体装置において、両者間におけるノイズを最小限に抑えた状態で、両者間の絶縁領域を狭くできる半導体装置及びその製造方法を提供することである。【解決手段】 バイポーラ領域と、これに隣接するCMOS領域とを有する一導電型の基板内に、バイポーラ領域からCMOS領域まで連続する逆導電型の第1の埋込層を設け、当該第1の埋込層上に、形成された逆導電型のエピ層中に、バイポーラトランジスタを形成する一方、第1の埋込層上に設けられた一導電型の領域にNMOSを形成し、且つ、当該一導電型の領域に隣接した逆導電型の領域にPMOSを形成する。この構成により、BiCMOSによって形成されたTTL回路が得られる。

請求項（抜粋）：

NチャンネルMOS及びPチャンネルMOSトランジスタによって構成されたCMOS領域と、少なくとも一つのバイポーラトランジスタを有するバイポーラ領域とを備えた半導体装置において、前記バイポーラ領域には、前記バイポーラトランジスタを構成する一導電型のコレクタ領域が設けられており、前記CMOS領域は、前記コレクタ領域に隣接すると共に、前記コレクタ領域とは逆導電型の少なくとも一つの素子領域とを備え、前記CMOS領域の素子領域と前記コレクタ領域との底部には、共通、且つ、連続した前記一導電型の第1の埋込層が形成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8222 ,  H01L 27/06 ,  H03K 19/08

FI (3件)：

H01L 27/08 321 C ,  H03K 19/08 A ,  H01L 27/06 101 U

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-009067   出願人：三菱電機株式会社
• 特開平3-126256
  
• 特開昭63-311723