特許
J-GLOBAL ID：200903001142778990

半導体集積回路

発明者：
鬼澤 忠

鬼澤 忠 について

, 
串山 夏樹

串山 夏樹 について

, 
小柳 勝

小柳 勝 について

, 
松寺 克樹

松寺 克樹 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-296826
公開番号（公開出願番号）：特開2002-111475
出願日： 2000年09月28日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 レイアウト面積の増大を最小限に抑えつつ、出力電位及び出力タイミングを毎回ほぼ一定とすることが出来る半導体集積回路を提供すること。【解決手段】 ゲートに内部電位が印加され、ドレインが出力端子に接続されたnチャネルMOSトランジスタ11と、ゲートにスイッチング信号が入力され、ドレインがnチャネルMOSトランジスタ11のソースに接続され、ソースが接地電位に接続されたnチャネルMOSトランジスタ12と、MOSトランジスタ11、12のゲート間に設けた容量素子13とを有し、MOSトランジスタ11のゲート、ドレイン間に寄生的に形成されるミラー容量14によるカップリングでのMOSトランジスタ11のゲート電位の変化を、容量素子13によるカップリングによって相殺することを特徴としている。
請求項（抜粋）：
ゲートに電位が印加され、ドレインが出力端子に接続された第1MOSトランジスタと、ゲートに前記出力端子の出力レベルを制御するためのスイッチング信号が入力され、ドレインが前記第1MOSトランジスタのソースに接続され、ソースが第1の電位に接続された、前記第1MOSトランジスタと同一の導電型の第2MOSトランジスタと、前記第1MOSトランジスタのゲートと、前記第1MOSトランジスタのドレイン電位と相補な電位変化をするノードとの間に接続され、前記第1MOSトランジスタのゲート、ドレイン間に寄生的に形成されるミラー容量によるカップリングで発生する該第1MOSトランジスタのゲート電位の変化を補償する容量素子とを具備することを特徴とする半導体集積回路。
IPC (3件)：
H03K 19/0175 ,  G11C 11/409 ,  G11C 11/407
FI (3件)：
H03K 19/00 101 F ,  G11C 11/34 354 Q ,  G11C 11/34 362 S
Fターム (16件)：
5B024AA07 ,  5B024AA15 ,  5B024BA29 ,  5B024CA07 ,  5J056AA04 ,  5J056BB21 ,  5J056BB57 ,  5J056DD13 ,  5J056DD26 ,  5J056DD27 ,  5J056DD28 ,  5J056DD51 ,  5J056EE11 ,  5J056FF07 ,  5J056FF08 ,  5J056KK01
引用特許：
出願人引用 (6件)
全件表示
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM