特許

J-GLOBAL ID：200903001167870319

チタンシリサイド膜を備えた半導体装置及びその製造方法

発明者： 浅川 勉
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272098
公開番号（公開出願番号）：特開2000-082811
出願日： 1998年09月25日
公開日（公表日）： 2000年03月21日
要約：

【要約】【課題】 ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供する。【解決手段】 本発明に係るチタンシリサイド膜を備えた半導体装置の製造方法は、ゲート電極14及び不純物層18の上にチタンをスパッタリングすることにより金属膜11を形成し、該金属膜11上にタングステンをスパッタリングすることにより保護膜15を形成し、該保護膜15、該チタン金属膜11、該ゲート電極14及び該不純物層18を熱処理することにより、該ゲート電極14及び不純物層18それぞれと該金属膜11とを反応させてシリサイド化することにより、チタンシリサイド膜13を形成するものである。これにより、細線効果の発生を抑制できる。

請求項（抜粋）：

以下の工程を備えたことを特徴とする半導体装置の製造方法。(a)シリコン基板の上に、素子分離膜、ゲート絶縁膜、ゲート電極、側壁、及び、不純物層を形成する工程と、(b)前記シリコン基板、前記ゲート電極、前記側壁、前記不純物層、及び素子分離膜上に、さらにチタンをスパッタリングして金属膜を形成する工程と、(c)チタンのスパッタリングに連続して、前記チタン膜上にタングステンをスパッタリングして、保護膜を形成する工程と、(d)前記金属膜、前記保護膜、前記シリコン基板上の不純物層、及び、前記ゲート電極を加熱処理して前記シリコン基板上の不純物層及び前記ゲート電極上にチタンシリサイドを主成分とするシリサイド膜を製造する工程と、(e)前記側壁及び前記素子分離膜上に残留した金属膜及び保護膜をエッチングにより除去する工程。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/285 301 ,  H01L 21/285

FI (3件)：

H01L 29/78 301 P ,  H01L 21/285 301 R ,  H01L 21/285 301 T

Fターム (19件)：

4M104AA01 ,  4M104BB02 ,  4M104BB14 ,  4M104BB18 ,  4M104BB25 ,  4M104BB30 ,  4M104CC01 ,  4M104DD02 ,  4M104DD37 ,  4M104DD84 ,  4M104GG09 ,  5F040DA10 ,  5F040DC01 ,  5F040EC07 ,  5F040EF02 ,  5F040EK01 ,  5F040EK05 ,  5F040FB02 ,  5F040FC19

引用特許：

審査官引用 (1件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-168560   出願人：日本電気株式会社