特許
J-GLOBAL ID：200903001241216340

プロセッサシステム

発明者：
ニー、シャオニン

ニー、シャオニン について

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ホーバー、ペーター

ホーバー、ペーター について

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イェンクナー、クリスチャン

イェンクナー、クリスチャン について


出願人/特許権者：
インフィネオン テヒノロギーズ アーゲー

インフィネオン テヒノロギーズ アーゲー について


代理人 (1件)： 恩田 博宣 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-540456
公開番号（公開出願番号）：特表2003-515805
出願日： 2000年11月10日
公開日（公表日）： 2003年05月07日
要約：
【要約】異なる記憶手段(8)が、様々なタスク用としてプロセッサシステムに備えられており、各々、命令カウンタ用スタック記憶装置(9)と、一時的にデータを記憶するためのレジスタ(10)と、状態レジスタ(11)と、を含む。現行のタスクから新たなタスクへ切換える割込みイベント(EV)が発生した場合、制御装置(21)は、古いタスクに割当てられた記憶手段(8)から、新たなタスクに割当てられた記憶手段(8)への切換えを行う。
請求項（抜粋）：
マルチタスク処理プロセッサシステムであって、 割込みイベント(EV)の発生を監視するためのプログラム制御装置(12)と、 評価ユニット(13)が割込みイベント(EV)の発生を検出した場合、割込みルーチンの実行を制御するために備えられた制御ユニット(21)と、を含み、 前記マルチタスク処理プロセッサシステムにおいて、異なるタスクに対しては、異なるメモリ回路(8)が備えられ、 前記制御ユニット(21)では、現在のタスクから新たなタスクへの変更を行い、また、特定の所定の優先レベルを示す特定の割込みイベント(EV)が発生した場合、前記新たなタスクを実行するために、前のタスクに割当てられたメモリ回路(8)から前記新たなタスクに割当てられたメモリ回路(8)への切換えを開始するように設計されており、 前記メモリ回路(8)は、各々、対応するタスクのプログラムカウンタに対する1つのメモリ(9)と、前記対応するタスクの実行中に生成されたデータを一時的に記憶するための少なくとも1つのレジスタ(10)と、前記対応するタスクの状態情報を記憶するための少なくとも1つの状態レジスタ(11)と、を表し、 個々の優先度が、個々の割込みイベントに割当てられ、また、少なくとも1つの特定の優先度が、新たなタスクを変更するために備えられ、 前記評価ユニット(13)は、前記特定の優先度を有する割込みイベント(EV)の発生を検出した場合、前記現行のタスクから前記対応する新たなタスクへの変更に対して、対応する要求(SWITCH)を前記制御ユニット(21)転送する、ことを特徴とするプロセッサシステム。
IPC (3件)：
G06F 9/46 313 ,  G06F 9/46 320 ,  G06F 9/42 330
FI (3件)：
G06F 9/46 313 C ,  G06F 9/46 320 D ,  G06F 9/42 330 R
Fターム (10件)：
5B033DE08 ,  5B033EA15 ,  5B033EA17 ,  5B098AA09 ,  5B098BB05 ,  5B098BB06 ,  5B098CC01 ,  5B098CC08 ,  5B098DD03 ,  5B098DD04
引用特許：
出願人引用 (2件)
  • 情報処理装置
    公報種別：公開公報   出願番号：特願平8-298318   出願人：松下電器産業株式会社
  • 特開昭62-145432
審査官引用 (3件)
  • 情報処理装置
    公報種別：公開公報   出願番号：特願平8-298318   出願人：松下電器産業株式会社
  • 特開昭62-145432
  • 特開昭62-145432

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