特許

J-GLOBAL ID：200903001560481030

エピタキシャル成長による半導体の製造方法

発明者： ワン ナン ワン ,  ユリイ ゲオルギヴィッチ シェレター ,  ユリイ トーマソヴィッチ レバン
出願人/特許権者： アリマ オプトエレクトロニクス コーポレーション
代理人 (1件)： 大渕 美千栄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-206498
公開番号（公開出願番号）：特開2001-068414
出願日： 2000年07月07日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】 基板とこの基板上に成長させる半導体との間の格子パラメータの不整合に起因する歪みを十分に排除することができる半導体の製造方法を提供する。【解決手段】 本発明は、固-液相転移を有するバッファ層2を用いて、格子が高度に不整合である基板1上でエピタキシャル成長させて半導体を製造する方法であって、以下の工程を含む。(1)バッファ層2の融解温度より低い温度にて基板1上でエピタキシャル成長を行なってバッファ層2を形成する工程、(2)バッファ層2の融解温度より低い温度にてバッファ層2上でエピタキシャル成長を行なって保護層3を形成する工程、および(3)バッファ層2の融解温度より高い温度にて保護層3上でエピタキシャル成長を行なって、保護層3の膜厚よりも大きな膜厚を有するエピタキシャル半導体層4を形成する工程。

請求項（抜粋）：

固-液相転移を有するバッファ層を用いて、格子が高度に不整合である基板上でエピタキシャル成長により半導体を製造する方法であって、前記バッファ層の融解温度より低い温度にて基板上でエピタキシャル成長を行なって前記バッファ層を形成する工程と、前記バッファ層の融解温度より低い温度にて前記バッファ層上でエピタキシャル成長を行なって保護層を形成する工程と、前記バッファ層の融解温度より高い温度にて前記保護層上でエピタキシャル成長を行なってエピタキシャル半導体層を形成する工程と、を含み、前記保護層は、前記エピタキシャル半導体層の成長温度より高い融解温度を有し、前記エピタキシャル半導体層は、前記保護層の膜厚より大きな膜厚を有する、エピタキシャル成長による半導体の製造方法。

IPC (4件)：

H01L 21/20 ,  C30B 29/04 ,  H01L 21/205 ,  H01L 21/208

FI (4件)：

H01L 21/20 ,  C30B 29/04 Q ,  H01L 21/205 ,  H01L 21/208 Z

引用特許：

審査官引用 (1件)

• 窒化物エピタキシのための多層インジウム含有窒化物緩衝層
  公報種別：公開公報   出願番号：特願平11-149259   出願人：ヒューレット・パッカード・カンパニー