特許
J-GLOBAL ID：200903001694103989

半導体デバイスの配線構造及び形成方法

発明者：
ワン・チョル・ソ

ワン・チョル・ソ について


出願人/特許権者：
エルジイ・セミコン・カンパニイ・リミテッド

エルジイ・セミコン・カンパニイ・リミテッド について


代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平10-373267
公開番号（公開出願番号）：特開平11-251428
出願日： 1998年12月28日
公開日（公表日）： 1999年09月17日
要約：
【要約】【課題】 導電層パターン間の寄生キャパシタンスを減少させてデバイスの動作特性を安定化させた半導体デバイスを提供する。【解決手段】 本発明は、メモリのビットラインを構成する導電性パターンの間を絶縁する絶縁物質内部に空気が入り込んだボイドを形成させ、隣接する導電パターンの間に発生する寄生容量を減少させる。
請求項（抜粋）：
半導体基板と、半導体基板上に形成された複数の導電層パターンと、半導体基板と導電層パターンの上に形成させた絶縁膜と、導電層パターン間の絶縁膜内に形成された1つ以上のボイドと、を備えることを特徴とする半導体デバイスの配線構造。
引用特許：
審査官引用 (4件)
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