特許
J-GLOBAL ID:200903001787279262
半導体装置
発明者:
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出願人/特許権者:
代理人 (8件):
鈴江 武彦
, 河野 哲
, 中村 誠
, 蔵田 昌俊
, 峰 隆司
, 福原 淑弘
, 村松 貞男
, 橋本 良郎
公報種別:公開公報
出願番号(国際出願番号):特願2004-271919
公開番号(公開出願番号):特開2006-086455
出願日: 2004年09月17日
公開日(公表日): 2006年03月30日
要約:
【課題】電源電圧の異なる複数の論理回路間において、クロック信号のスキューが大きくなっていた。【解決手段】第1の論理回路部12は電源電圧が制御される。第2の論理回路部13は外部クロック信号に応じて動作する。調整回路17は外部クロック信号が供給される第1の遅延回路と、第1の論理回路部12から出力される第1のクロック信号と第2の論理回路部から出力される第2のクロック信号とのタイミングのずれ量を検出する検出回路を有し、前記検出回路の検出結果に応じて第1の遅延回路の遅延時間を調整し、第1の遅延回路の出力信号を第3のクロック信号として第1の論理回路部に供給する。【選択図】 図1
請求項(抜粋):
電源電圧が制御される第1の論理回路部と、
外部クロック信号に応じて動作する第2の論理回路部と、
前記外部クロック信号が供給される第1の遅延回路と、前記第1の論理回路部から出力される第1のクロック信号と前記第2の論理回路部から出力される第2のクロック信号とのタイミングのずれ量を検出する検出回路とを有し、前記検出回路の検出結果に応じて前記第1の遅延回路の遅延時間を調整し、前記第1の遅延回路の出力信号を第3のクロック信号として前記第1の論理回路部に供給する調整回路と
を具備することを特徴とする半導体装置。
IPC (5件):
H01L 21/822
, H01L 27/04
, H01L 21/82
, G06F 1/10
, H03L 7/081
FI (5件):
H01L27/04 T
, H01L27/04 D
, H01L21/82 W
, G06F1/04 330A
, H03L7/08 J
Fターム (26件):
5B079BC03
, 5B079CC02
, 5B079CC14
, 5B079DD06
, 5B079DD08
, 5F038CD06
, 5F038CD09
, 5F038DF01
, 5F038DF07
, 5F038DF11
, 5F038DT08
, 5F038DT15
, 5F038DT18
, 5F038EZ20
, 5F064BB05
, 5F064BB07
, 5F064BB28
, 5F064EE47
, 5F064EE54
, 5F064FF09
, 5F064FF36
, 5F064FF52
, 5J106AA04
, 5J106CC58
, 5J106GG10
, 5J106JJ02
引用特許:
出願人引用 (1件)
審査官引用 (2件)
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特開昭64-003742
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電子回路及び半導体記憶装置
公報種別:公開公報
出願番号:特願2001-261160
出願人:株式会社東芝
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