特許

J-GLOBAL ID：200903001790710390

半導体装置及びその製造方法

発明者： 佐藤 彰
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-119652
公開番号（公開出願番号）：特開2000-312001
出願日： 1999年04月27日
公開日（公表日）： 2000年11月07日
要約：

【要約】【課題】 トランジスタのしきい値電圧の制御が容易で且つパンチスルーを防ぐことが可能な半導体装置及びその製造方を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、P型シリコン基板1上にLOCOS酸化膜3,3aを形成し、P型シリコン基板1上にゲート酸化膜7を形成する工程と、該基板1にP型のソースシールド拡散層11を形成し、ゲート酸化膜7上にゲート電極13を形成する工程であって、ソースシールド拡散層11の上に一方側のゲート電極13が形成され、LOCOS酸化膜の上に他方側のゲート電極13が形成される工程と、ゲート電極13の両側の該基板1にN型のソース拡散層17及びドレイン拡散層19を形成する工程であって、ソース拡散層17の一方側が該ソースシールド拡散層11の一部に重なるように形成される工程と、を具備するものである。

請求項（抜粋）：

第1導電型の半導体基板上に形成されたゲート絶縁膜と、該半導体基板上に形成され、該ゲート絶縁膜に隣接するオフセット絶縁膜と、該ゲート絶縁膜及び該オフセット絶縁膜の上に形成されたゲート電極と、該ゲート電極の両側の該半導体基板に形成された第2導電型のソース拡散層及び第2導電型のドレイン拡散層と、該半導体基板に形成された第1導電型のソースシールド拡散層であって、該ゲート電極下に形成されるチャンネル領域にその一方側が形成され、該ソース拡散層にその他方側が重なるように形成された第1導電型のソースシールド拡散層と、を具備することを特徴とする半導体装置。

Fターム (13件)：

5F040DA06 ,  5F040DA18 ,  5F040DC01 ,  5F040EB02 ,  5F040EC07 ,  5F040EC19 ,  5F040EF18 ,  5F040EH02 ,  5F040EH05 ,  5F040EJ03 ,  5F040EK01 ,  5F040EM01 ,  5F040EM02

引用特許：

審査官引用 (2件)

• 特開平4-074473
  
• LD-MOSトランジスタ
  公報種別：公開公報   出願番号：特願平7-045416   出願人：日本モトローラ株式会社