半導体メモリ装置

発明者：
出願人/特許権者：
代理人 (1件)：安富耕二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-357472
公開番号（公開出願番号）：特開平11-185486
出願日： 1997年12月25日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】書き換え可能回数と保持時間を長くする。【解決手段】同一のデータが記憶させられた第1乃至第3メモリセルアレイ200乃至203と、該第1メモリセルアレイのアドレス指定を行う第1のロウデコーダ200Aと、前記第1メモリセルアレイのアドレス指定を行う第1のカラムデコーダ200Bと、第2のロウデコーダ201Aと、第2のカラムデコーダ201Bと、第3のロウデコーダ202Aと、第3のカラムデコーダ202Bと、前記第1乃至第3のロウデコーダ及び前記第1乃至第3のカラムデコーダにアドレス情報を印加するアドレスラッチ127と、前記第1乃至第3メモリセルアレイから読み出された3つの読み出し電流の和に応じた電圧と基準電圧とをレベル比較するレベル比較手段203とを備える。

請求項（抜粋）：

同一のデータが記憶させられた第1乃至第3メモリセルアレイと、該第1メモリセルアレイのアドレス指定を行う第1のロウデコーダと、前記第1メモリセルアレイのアドレス指定を行う第1のカラムデコーダと、前記第2メモリセルアレイのアドレス指定を行う第2のロウデコーダと、前記第2メモリセルアレイのアドレス指定を行う第2のカラムデコーダと、前記第3メモリセルアレイのアドレス指定を行う第3のロウデコーダと、前記第3メモリセルアレイのアドレス指定を行う第3のカラムデコーダと、前記第1乃至第3のロウデコーダ及び前記第1乃至第3のカラムデコーダにアドレス情報を印加するアドレスラッチと、前記第1乃至第3メモリセルアレイから読み出された3つの読み出し電流の和に応じた電圧と基準電圧とをレベル比較するレベル比較手段とを備え、該レベル比較手段のレベル比較結果を前記3つのメモリセルアレイの読み出しデータとして出力するようにしたことを特徴とする半導体メモリ装置。

IPC (2件)：

G11C 16/02 , G11C 16/06

FI (2件)：

G11C 17/00 613 , G11C 17/00 634 E

引用特許：

審査官引用 (5件)

特開平2-226597
メモリ装置
公報種別：公開公報出願番号：特願平7-292524 出願人：ソニー株式会社
特開昭58-077100

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