特許
J-GLOBAL ID：200903002053852058
フォールトトレラントアーキテクチャ
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平10-061619
公開番号（公開出願番号）：特開平10-339861
出願日： 1998年03月12日
公開日（公表日）： 1998年12月22日
要約：
【要約】 (修正有)【課題】 欠陥に対する許容性を有する一方で、速度および電力消費に関して非冗長回路構成の性能を実質的に維持する回路構成を提供する。【解決手段】 フォールトトレラント回路構成は、並列接続され、それぞれがイネーブル/構成入力31と複数の出力36とを有する複数の複製された非冗長シフトレジスタ30を備えている。さらに、各レジスタ30は、レジスタ内に欠陥状態が存在するかどうかを示す検証信号を出力する検証出力32を有する。構成はまた、固定基準信号を与える検証信号生成器33と、出力32からの検証信号が与えられる比較器34と、制御回路35とを含む。比較器34および制御回路35よりなる試験/制御ロジックは、試験/制御ロジックに欠陥に対する許容性を与えるためにマスキング冗長を用いて構成される。制御回路35は、第1のレジスタから始まって各レジスタ30の入力31にイネーブル信号を供給することによって、各レジスタ30の試験を制御する。
請求項（抜粋）：
フォールトトレラント回路構成であって、並列接続され、それぞれが入力と検証出力を含む複数の出力とを有する、複数の複製された非冗長機能回路と、各回路の該入力に与えられる入力信号に応答して該回路の該検証出力から出力される検証信号を検出し、該検証信号を基準信号と比較して該回路内に欠陥が存在するかどうかを決定し、そして該試験された回路のうちから、該対応する検証信号によって欠陥がないことが示される回路を機能動作のために選択する試験/制御回路手段とを備え、該試験/制御回路手段は、該試験/制御回路手段に欠陥に対する許容性を与えるためにマスキング冗長を組み込んだ回路要素を備えている、フォールトトレラント回路構成。
IPC (4件)：
G02F 1/133 550
, G01R 31/00
, G09G 3/36
, H01L 29/786
G02F 1/133 550
, G01R 31/00
, G09G 3/36
, H01L 29/78 624
