特許

J-GLOBAL ID：200903002118763740

半導体記憶装置

発明者： 姫野 敏彦 ,  神田 和重 ,  中村 寛
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-027748
公開番号（公開出願番号）：特開平10-228792
出願日： 1997年02月12日
公開日（公表日）： 1998年08月25日
要約：

【要約】【課題】複数の不揮発性メモリセルの一部に書込み速度の速いメモリセルが存在した場合でも、書込み後のベリファイ動作時に複数のメモリセルの共通ソース線の電位の浮き上がりを抑制し、書込み不良の発生を防止する。【解決手段】メモリセルアレイからメモリセルの情報を検知する際に、電流源からビット線を充電する電流と選択セルに流れる放電電流の大小関係で決まるビット線電位センスノードの電位をセンスアンプにより検知する方式のEEPROMにおいて、センスアンプは、各ビット線BLに対応して設けられ、対応するビット線を充電するための定電流源用トランジスタM1と、ビット線電位センスノードN3に読み出されたメモリセルデータをラッチするラッチ回路LTと、ラッチ回路LTのデータによってビット線BLに対する充電経路をスイッチ制御するスイッチ用トランジスタM7とを具備する。

請求項（抜粋）：

複数のビット線と、前記各ビット線に対応して設けられ、閾値が第1の範囲および第2の範囲をとることにより情報を記憶するメモリセルトランジスタを有し、同時に選択制御され、選択時には対応する前記ビット線の電荷を前記閾値に応じて放電するあるいは放電しないように制御され、放電した電荷の経路が共通に接続されている複数の不揮発性メモリセルと、前記各ビット線に対応して設けられ、前記ビット線のビット線電位センスノードに読み出されたメモリセルデータを検知する複数のセンスアンプとを具備し、前記各センスアンプは、前記各ビット線に対応して設けられ、対応するビット線を所定のタイミングで充電するための電流源と、前記メモリセルトランジスタにおける閾値の範囲に対応するデータをラッチするためのラッチ回路と、前記ラッチ回路のラッチデータによって対応するビット線の充電経路をスイッチングするために挿入されたスイッチ回路とを具備することを特徴とする半導体記憶装置。

FI (2件)：

G11C 17/00 634 B ,  G11C 17/00 634 G

引用特許：

審査官引用 (3件)

• 半導体不揮発性記憶装置
  公報種別：公開公報   出願番号：特願平5-198180   出願人：株式会社日立製作所
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-343363   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-000304   出願人：富士通株式会社