特許
J-GLOBAL ID：200903002454225625
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-046810
公開番号（公開出願番号）：特開平10-242422
出願日： 1997年02月28日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】本発明は、ビット線後作り構造のスタックトキャパシタを有したメモリセルとその周辺回路とを同一チップ上に混載してなるDRAMにおいて、メモリセルと周辺回路との間で層間絶縁膜の上面にキャパシタの有無に応じた段差が生じるのを防止できるようにすることを最も主要な特徴とする。【解決手段】たとえば、バリア層32となる積層膜の内部に第二の導電材33を埋め込んで、メモリセル11Aのビット線プラグ31と、周辺回路11Bの拡散層プラグ71およびゲート電極プラグ81とを形成する。また、各プラグ31,71,81の形成と同時に、上記積層膜により、キャパシタ61のストレージノード電極62を形成する。こうして、メモリセル11Aを形成する際の、周辺回路11Bの形成のためのプロセスとの整合性を高める構成となっている。
請求項（抜粋）：
半導体基板上に、MOSトランジスタおよびキャパシタを有して構成されるメモリセル部とその周辺回路部とを混載してなる半導体記憶装置において、前記メモリセル部のビット線接続部および前記周辺回路部のビット線接続部を、それぞれの上面の高さがほぼ同一となるように構成してなることを特徴とする半導体記憶装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 B
, H01L 27/10 621 C
