半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：北野好人
公報種別：公開公報
出願番号（国際出願番号）：特願平7-310737
公開番号（公開出願番号）：特開平8-274278
出願日： 1995年11月29日
公開日（公表日）： 1996年10月18日
要約：

【要約】【課題】半導体記憶装置に係り、特に、高集積化されたDRAMを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板10に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極20の上面及び側面を覆う絶縁膜42と、ソース拡散層24上に開口したスルーホール40と、ドレイン拡散層26上に開口したスルーホール38とが形成された層間絶縁膜36と、スルーホール40内壁及び底部に形成され、ソース拡散24層に接続されたキャパシタ蓄積電極46と、キャパシタ蓄積電極46を覆うキャパシタ誘電体膜48と、キャパシタ誘電体膜48を覆うキャパシタ対向電極54とを有するキャパシタと、スルーホール38の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜44とにより構成する。

請求項（抜粋）：

半導体基板上に形成されたソース拡散層とドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極とを有するメモリセルトランジスタと、前記ゲート電極の上面及び側面を覆う絶縁膜と、前記メモリセルトランジスタ上を覆い、前記ソース拡散層上に開口した第1のスルーホールと、前記ドレイン拡散層上に開口した第2のスルーホールとが形成された第1の層間絶縁膜と、前記第1のスルーホールの内壁及び底部に形成され、前記ソース拡散層に接続されたキャパシタ蓄積電極と、前記キャパシタ蓄積電極を覆うように形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されたキャパシタ対向電極とを有するキャパシタと、前記第2のスルーホール内壁及び底部に形成され、前記ドレイン拡散層と接続された第1のコンタクト用導電膜とを有するメモリセルと、前記メモリセル上に形成され、ビット線コンタクトホールが形成された第2の層間絶縁膜と、前記第2の層間絶縁膜上に形成され、前記ビット線コンタクトホールを介して前記メモリセルの前記第1のコンタクト用導電膜に接続されたビット線とを有することを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 621 C , H01L 27/04 C

引用特許：

審査官引用 (15件)

特開平3-174765
半導体装置とその製造方法
公報種別：公開公報出願番号：特願平4-191122 出願人：株式会社東芝
半導体記憶装置およびその製造方法
公報種別：公開公報出願番号：特願平3-309424 出願人：株式会社東芝

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