特許

J-GLOBAL ID：200903002564466237

半導体記憶装置及びマイクロコンピュータ

発明者： 飯岡 義雄 ,  北川 嘉 ,  太田 陽 ,  佐伯 哲也 ,  伊東 久範
出願人/特許権者： 株式会社ルネサステクノロジ ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2003-199585
公開番号（公開出願番号）：特開2005-044386
出願日： 2003年07月22日
公開日（公表日）： 2005年02月17日
要約：

【課題】ECC機能追加に伴うチップ面積増加を最小限に抑える。【解決手段】外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でアクセスされるメモリマットが複数配置されたメモリマット部(10)と、上記複数のメモリマットによって共有される間接周辺回路(20)とを含むとき、ハミングコードに基づくエラー訂正のためのECC機能ブロック回路(21)と、外部から指定された有効ビット幅に応じたデータサイズアライメント処理を行うデータサイズアライメント回路(23)とを含んで上記間接周辺回路を構成する。データサイズアライメント回路を直接周辺回路に設け、外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でメモリマットをアクセス可能とすることで、検査マットのビット構成の低減化を達成する。【選択図】 図1

請求項（抜粋）：

データ入出力に関する有効ビット幅を外部からの指定に応じて変更可能な半導体記憶装置であって、 外部からの指定に応じて変更可能な有効ビット幅における最大のビット幅単位でアクセスされるメモリマットが複数配置されたメモリマット部と、 上記複数のメモリマットによって共有される間接周辺回路と、を含み、 上記間接周辺回路は、ハミングコードに基づくエラー訂正のためのECC機能ブロック回路と、 上記ECC機能ブロック回路と外部入出力端子との間に介在され、外部から指定された有効ビット幅に応じたデータサイズアライメント処理を行うデータサイズアライメント回路と、を含んで成ることを特徴とする半導体記憶装置。

IPC (3件)：

G11C29/00 ,  G06F12/06 ,  G11C11/413

FI (4件)：

G11C29/00 631D ,  G06F12/06 521E ,  G06F12/06 521H ,  G11C11/34 341D

Fターム (10件)：

5B015JJ32 ,  5B015KB35 ,  5B015KB36 ,  5B015NN09 ,  5B060DA04 ,  5B060MB08 ,  5L106AA02 ,  5L106BB12 ,  5L106FF05 ,  5L106GG05

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平11-161669   出願人：株式会社東芝