特許
J-GLOBAL ID：200903054345104001

半導体記憶装置

発明者：
池橋 民雄

池橋 民雄 について

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今宮 賢一

今宮 賢一 について

, 
野田 潤一郎

野田 潤一郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-161669
公開番号（公開出願番号）：特開2000-348497
出願日： 1999年06月08日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】 メモリセルアレイの面積増加率を抑えてECC回路を搭載した半導体記憶装置を提供する。【解決手段】 1バイト単位でデータ読み出し、書き換えを行うEEPROMであって、メモリセルアレイ11に書き込むべきデータについて誤り訂正のためのパリティビットを4バイトの情報ビットに対して発生させるパリティビット発生回路19、メインカラムデコーダ12により選択される4バイトの情報ビットとこの情報ビットに付与されたパリティビットを読み出して誤り訂正を行う誤り訂正回路17、この誤り訂正回路17から出力された4バイトの情報ビットのうち入力アドレスに対応する1バイトのデータを選択して出力するサブカラムデコーダ15を備えた。
請求項（抜粋）：
電気的書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、前記メモリセルアレイのnビットデータを並列読み出しする際に、そのnビットデータを含むn×k(k:正の整数)ビットの情報ビットとこの情報ビットに付与されたパリティビットを読み出して誤り訂正を行う誤り訂正回路と、この誤り訂正回路から出力されたn×kビットの情報ビットのうち入力アドレスに対応するnビットデータを選択して出力するサブデコード回路とを有することを特徴とする半導体記憶装置。
IPC (6件)：
G11C 29/00 631 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
G11C 29/00 631 Z ,  G11C 17/00 639 C ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (25件)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD02 ,  5B025AD04 ,  5B025AD05 ,  5B025AD08 ,  5B025AD13 ,  5B025AE00 ,  5F001AA01 ,  5F001AB02 ,  5F001AD12 ,  5F001AE01 ,  5F001AE50 ,  5F083EP02 ,  5F083EP22 ,  5F083EP76 ,  5F083EP77 ,  5F083FR05 ,  5F083GA09 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5L106AA10 ,  5L106BB13
引用特許：
審査官引用 (2件)

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