特許
J-GLOBAL ID：200903002785894322
不揮発性メモリ装置のプログラミング方法
発明者：
出願人/特許権者：
代理人 (1件)：
八田 幹雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-318496
公開番号（公開出願番号）：特開平11-219595
出願日： 1998年11月10日
公開日（公表日）： 1999年08月10日
要約：
【要約】【課題】 不揮発性メモリ装置のプログラミング方法を提供する。【解決手段】 ソフトプログラミング現象を改善するための不揮発性メモリ装置のプログラム方法は、ビットラインにプログラム禁止のための第1電圧を印加し、第1選択トランジスタのゲート、非選択ワードライン及び選択ワードラインに第2電圧を印加する。次に、電流経路を遮断した後、非選択の第1メモリセルのワードライン及び選択ワードラインに属するメモリセルのドレインを共有する非選択の第2メモリセルのワードラインには他の非選択メモリセルとディカップルさせるための第3電圧を印加し、非選択の第1及び第2メモリセルのワードラインを除いた非選択ワードラインには第4電圧を印加して非選択の第1及び第2メモリセルのソース又はドレインをカップリングさせることにより、選択メモリセルのチャンネルと他の非選択メモリセルのチャンネルとの連結を遮断した後、選択ワードラインにプログラム電圧を印加する。
請求項（抜粋）：
マトリックス形態で配列された多数のメモリセルと、メモリセルを選択するための第1及び第2選択トランジスタとを備えるメモリセルアレーと、前記メモリセルのドレインと共通に接続された複数のビットラインと、前記メモリセルのコントロールゲートと接続された複数のワードラインとを有する不揮発性メモリ装置において、(a) 前記ビットラインにプログラム禁止のための第1電圧を印加し、前記第1選択トランジスタのゲート、非選択ワードライン及び選択ワードラインに前記第1電圧を損失無しにパスさせ得る第2電圧を印加する段階と、(b) 前記(a)段階後、前記第1選択トランジスタのゲートに前記第1電圧を印加してビットラインへの電流経路を遮断する段階と、(c) 前記選択ワードラインに属するメモリセルのソースを共有する非選択の第1メモリセルのワードライン及び前記選択ワードラインに属するメモリセルのドレインを共有する非選択の第2メモリセルのワードラインには他の非選択メモリセルとディカップルさせるための第3電圧を印加し、前記非選択の第1及び第2メモリセルのワードラインを除いた非選択ワードラインには第4電圧を印加して前記非選択の第1及び第2メモリセルのソース又はドレインを[ゲート電圧-スレショルド電圧]の値より高い電圧で容量カップリングさせることにより、選択メモリセルのチャンネルと前記他の非選択メモリセルのチャンネルとの連結を遮断する段階と、(d) 前記(c)段階後、選択ワードラインにプログラム電圧を印加する段階とを備えることを特徴とする不揮発性メモリ装置のプログラミング方法。
IPC (2件)：
FI (2件)：
G11C 17/00 611 F
, G11C 17/00 623 A
