特許
J-GLOBAL ID:200903002805765761
半導体装置
発明者:
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出願人/特許権者:
代理人 (2件):
和泉 良彦
, 小林 茂
公報種別:公開公報
出願番号(国際出願番号):特願2004-279224
公開番号(公開出願番号):特開2006-093545
出願日: 2004年09月27日
公開日(公表日): 2006年04月06日
要約:
【課題】第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減する。【解決手段】N+型炭化珪素基板1及びN-型炭化珪素エピタキシャル層によるドレイン領域2からなる第一導電型の半導体基体と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10と、第一のヘテロ半導体領域9と前記半導体基体との接合部にゲート絶縁膜6を介して形成されたゲート電極7と、第一のヘテロ半導体領域9と接続されたソース電極12と、前記半導体基体とオーミック接続されたドレイン電極11とを有し、該半導体装置が複数の基本単位セルの並列接続により形成され、第一のヘテロ半導体領域9の少なくともソース電極12とコンタクトする側に、ソース電極12とコンタクトするために面積を拡大させた第一のヘテロ半導体領域9のコンタクト領域13を設けた構成。【選択図】 図1
請求項(抜粋):
第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置において、
該半導体装置が複数の基本単位セルの並列接続により形成され、
前記第一のヘテロ半導体領域の少なくとも前記ソース電極とコンタクトする側に、前記ソース電極とコンタクトするために面積を拡大させた前記第一のヘテロ半導体領域のコンタクト領域を設けたことを特徴とする半導体装置。
IPC (3件):
H01L 29/78
, H01L 29/12
, H01L 29/417
FI (5件):
H01L29/78 652T
, H01L29/78 652B
, H01L29/78 653C
, H01L29/78 654Z
, H01L29/50 M
Fターム (7件):
4M104AA07
, 4M104CC01
, 4M104FF31
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH15
引用特許:
出願人引用 (1件)
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炭化珪素半導体装置
公報種別:公開公報
出願番号:特願2002-125412
出願人:日産自動車株式会社
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