プログラマブル論理回路

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：井出直孝 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-116813
公開番号（公開出願番号）：特開平7-321640
出願日： 1994年05月30日
公開日（公表日）： 1995年12月08日
要約：

【要約】【目的】異なる周波数による複数のクロック信号を単一の装置において扱うことができるプログラマブル論理回路を実現する。【構成】複数設けられたクロック信号入力端子とレジスタとをこの複数のクロック信号入力端子のいずれか一つに外部からのアクセスにより選択接続する。さらに、複数の入出力ポートを備えたメモリを配線領域にそれぞれ接続して用いる。メモリ領域が複数に分割されたメモリを用いれば、このメモリ領域のそれぞれに複数の入出力ポートを設け、これを独立した複数のメモリとして用いることもできる。【効果】複数の速度で動く同期システムを単一のデバイスでプログラマブルに構成することを可能とし、デバイス実装面積を縮小することができる。また、複数の同期系を単一のマルチチップモジュールにより実現することができる。

請求項（抜粋）：

外部からのアクセスによりその演算論理が変更可能な複数の論理ブロックと、この論理ブロックの出力側に備えられこの論理ブロックの出力論理値を一時保持する複数のレジスタと、この論理ブロックおよびまたはこのレジスタ間を接続し外部からのアクセスにより変更可能な配線領域と、この配線領域に外部から信号の入出力を行う入出力端子とを備えたプログラマブル論理回路において、前記レジスタのデータ書込みおよび読出しタイミングのクロック信号入力端子が複数設けられ、前記レジスタをこの複数のクロック信号入力端子のいずれか一つに外部からのアクセスにより選択接続する手段を備えたことを特徴とするプログラマブル論理回路。

IPC (3件)：

H03K 19/173 101 , H01L 21/82 , H03K 19/177

引用特許：

審査官引用 (5件)

特開昭59-201517
特開昭63-205720
特開平2-134919

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