特許
J-GLOBAL ID：200903002876653280
半導体装置の製造方法
発明者：
,
出願人/特許権者：
,
代理人 (1件)：
井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-285255
公開番号（公開出願番号）：特開2003-092388
出願日： 2001年09月19日
公開日（公表日）： 2003年03月28日
要約：
【要約】【課題】 MONOS型の不揮発性記憶装置を含む半導体装置の製造方法を提供する。【解決手段】 半導体装置の製造方法は、以下の主要な工程を含む。半導体層10上に、第1絶縁層、第1導電層およびストッパ層を形成する工程;ロジック回路領域2000の第1導電層上にマスク絶縁層150を形成する工程;ワードゲート層および共通コンタクト部の形成領域に導電層を形成し、かつゲート電極を形成する工程;第2導電層を異方性エッチングして、メモリ領域1000でサイドウォール状のコントロールゲート20,30および共通コンタクト部200の導電層232を形成する工程;第3導電層および第1導電層をパターニングしてワードゲート14およびワード線50を形成する工程。
請求項（抜粋）：
不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程をこの順序で含む、半導体装置の製造方法。半導体層の上方に第1絶縁層を形成する工程、前記第1絶縁層の上方に第1導電層を形成する工程、前記ロジック回路領域内の前記第1導電層の上方にマスク絶縁層を形成する工程、前記第1導電層と前記マスク絶縁層との上方にストッパ層を形成する工程、前記ストッパ層と前記マスク絶縁層と前記第1導電層とを選択的にエッチングして、前記メモリ領域内にワードゲート層を形成し、かつ、前記ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、前記メモリ領域と前記ロジック回路領域との全面にONO膜を形成する工程、前記ONO膜の上方に第2導電層を形成する工程、前記第2導電層を異方性エッチングすることにより、少なくとも前記メモリ領域内の前記ワードゲート層の両側面に、前記ONO膜を介してサイドウォール状のコントロールゲートを形成する工程、前記不揮発性記憶装置のソース領域またはドレイン領域となる第1不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第2不純物層とを形成する工程、少なくとも前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、前記第1不純物層と前記第2不純物層との表面にシリサイド層を形成する工程、前記メモリ領域と前記ロジック回路領域との全面に第2絶縁層を形成する工程、前記ストッパ層が露出するまで前記第2絶縁層を研磨する工程、前記ストッパ層を除去する工程、前記メモリ領域内の前記ワードゲート層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
IPC (5件)：
H01L 27/10 481
, H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 27/10 481
, H01L 27/10 434
, H01L 29/78 371
5F083EP18
, 5F083EP22
, 5F083EP28
, 5F083EP30
, 5F083EP44
, 5F083EP49
, 5F083JA04
, 5F083JA35
, 5F083JA39
, 5F083MA06
, 5F083MA16
, 5F083PR40
, 5F083PR42
, 5F083PR43
, 5F083PR45
, 5F083PR52
, 5F083PR53
, 5F083PR54
, 5F083PR55
, 5F083ZA05
, 5F083ZA06
, 5F101BA45
, 5F101BB03
, 5F101BB04
, 5F101BB10
, 5F101BD10
, 5F101BD22
, 5F101BD27
, 5F101BD35
, 5F101BH14
, 5F101BH19
, 5F101BH21
