特許
J-GLOBAL ID：200903003013233092
並列計算機における通信処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-099901
公開番号（公開出願番号）：特開平6-309285
出願日： 1993年04月27日
公開日（公表日）： 1994年11月04日
要約：
【要約】【目的】 本発明は、並列計算機における通信処理回路に関し、プロセッサエレメント間の通信処理に伴うプロセッサエレメントでのオーバヘッドを削減する。【構成】 プロセッサエレメント内に、計算処理部とは別に、プロセッサエレメントの論理アドレス?@と,全プロセッサエレメントの数?Aと、通信データ?Bとを格納するレジスタ,バッファと、各種の演算器と、通信制御を行うコントロールシーケンサとからなる通信処理部を設け、計算処理部で実行されるソフトウェアからの指示で、上記レジスタにプロセッサエレメントの論理アドレス?@、プロセッサエレメントの数?Aを設定した後、該設定された論理アドレス?@と,プロセッサエレメント数?Aと,第何回目の通信であるかを指示しているコントロールシーケンサのシーケンス番号?Cとで定まるバイナリーツリー方法による大域的な通信処理(データの送信,データ受信,演算,又は、演算結果の送信)を、計算処理部での動作とは独立に実行するように構成する。
請求項（抜粋）：
分散型メモリ(12)を備えた複数個のプロセッサエレメント(1) が、通信ネットワーク(3) を介して接続されている並列計算機におけるプロセッサエレメント(1) での通信処理回路であって、各プロセッサエレメント(1) 内に、計算処理部(10)とは別に、プロセッサエレメントの論理アドレス (?@) と,全プロセッサエレメントの数 (?A) と、計算処理部(10)からのローカルデータ (?D,?E)と、通信ネットワーク(3) から受信した通信データ (?B) とを格納するレジスタ(110,111,112,120,113) ,バッファ(116,117) と、各種の演算器(114,115) と、通信制御を行うコントロールシーケンサ(118) と、通信ネットワークインタフェーサ(119) とからなる通信処理部(11)を設け、計算処理部(10)で実行されるソフトウェアからの指示で、上記レジスタ(110,111) にプロセッサエレメントの論理アドレス (?@) 、プロセッサエレメントの数(?A) を設定した後、該設定された論理アドレス (?@) と,プロセッサエレメント数 (?A) と,第何回目の通信であるかを指示しているコントロールシーケンサ(118) のシーケンス番号 (?C) とで定まる通信処理(データの送信, 又は、 データ受信,演算,又は、演算結果の送信)を、選択的に、上記計算処理部(10)での動作とは独立に実行することを特徴とする並列計算機における通信処理回路。
IPC (2件)：
G06F 15/16 390
, G06F 13/00 353
