特許

J-GLOBAL ID：200903003025890510

薄膜トランジスタの製造方法、フォトセンサ及び読取装置

発明者： 腰塚 靖雄 ,  宮川 達也 ,  佐々木 誠
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 荒船 博司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-223367
公開番号（公開出願番号）：特開2003-037261
出願日： 2001年07月24日
公開日（公表日）： 2003年02月07日
要約：

【要約】【課題】 エッチング時にチャネル保護膜と半導体膜との界面及びその近傍の半導体膜に不必要なプラズマダメージを与えることのないダブルゲート型薄膜トランジスタの製造方法を提供する。【解決手段】 絶縁性基板20上に、パターニングされたボトムゲート電極BGと、ボトムゲート絶縁膜22と、半導体膜23と、パターニングされたチャネル保護膜24aと、不純物半導体膜25aとが順次成膜された状態で、チャネル保護膜24a上に成膜された不純物半導体膜25aをソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程と、半導体膜23及び不純物半導体膜25aをトランジスタ領域28内に残すようにパターニングするトランジスタ領域形成工程とが別々に行われる。

請求項（抜粋）：

チャネル部を形成する半導体膜の両端に積層されるソース電極及びドレイン電極と、前記チャネル部を形成する半導体膜を挟んで互いに対向して配置されるボトムゲート電極及びトップゲート電極とを備える薄膜トランジスタの製造方法であって、絶縁性基板上に、パターニングされたボトムゲート電極と、ゲート絶縁膜と、半導体膜と、パターニングされたチャネル保護膜と、不純物半導体膜とが順次成膜された状態で、前記チャネル保護膜上に成膜された前記不純物半導体膜を前記ソース電極及びドレイン電極のそれぞれの下部に配置されるように分割する不純物半導体膜分割工程と、前記半導体膜及び前記不純物半導体膜を各トランジスタの領域内に残すようにパターニングするトランジスタ領域形成工程とを備え、前記トランジスタ領域形成工程と前記不純物半導体膜分割工程とが別々に行われることを特徴とする薄膜トランジスタの製造方法。

IPC (4件)：

H01L 27/146 ,  H01L 21/336 ,  H01L 29/786 ,  H01L 31/10

FI (5件)：

H01L 27/14 C ,  H01L 29/78 627 C ,  H01L 29/78 617 N ,  H01L 29/78 622 ,  H01L 31/10 A

Fターム (49件)：

4M118AA10 ,  4M118AB01 ,  4M118BA05 ,  4M118CA11 ,  4M118CA19 ,  4M118CB06 ,  4M118CB07 ,  4M118FB03 ,  4M118FB09 ,  4M118FB13 ,  4M118GA02 ,  4M118GA03 ,  5F049MA15 ,  5F049MB03 ,  5F049MB05 ,  5F049NA20 ,  5F049NB03 ,  5F049PA14 ,  5F049RA04 ,  5F049SE04 ,  5F049SE05 ,  5F049SS01 ,  5F049UA20 ,  5F110AA30 ,  5F110BB10 ,  5F110CC07 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE30 ,  5F110FF03 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG35 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK33 ,  5F110HM04 ,  5F110NN01 ,  5F110NN12 ,  5F110NN24 ,  5F110QQ04

引用特許：

審査官引用 (4件)

• 光電変換装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-259809   出願人：カシオ計算機株式会社
• 特開平3-278470
  
• 特開平3-097266
  
• 画像読取装置
  公報種別：公開公報   出願番号：特願平5-098963   出願人：カシオ計算機株式会社