特許
J-GLOBAL ID：200903003044658610

並列画像処理装置及び並列画像処理方法

発明者：
和泉 秀幸

和泉 秀幸 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-024409
公開番号（公開出願番号）：特開2002-230539
出願日： 2001年01月31日
公開日（公表日）： 2002年08月16日
要約：
【要約】【課題】 キャッシュの利用効率を改善する。【解決手段】 メモリ割付手段14は画像情報、キャッシュ情報を入手して画像ブロック情報を算出し、キャッシュライン重複判定手段21は、画像情報、キャッシュ情報、画像ブロック情報により、各画像ブロック単位のコーナーターン処理でのキャッシュのラインの過不足を判定し、不足を解消するサイズのオフセット量を算出し、オフセット追加手段22はオフセット量の領域を処理対象の画像領域に追加し、メモリ割付手段14はプロセッサの個数情報を入手し、算出した画像ブロック単位で、各プロセッサがコーナーターン処理を実行するよう共有メモリの対象領域を割り付ける。
請求項（抜粋）：
複数のプロセッサと共有メモリを含むプラットホーム上で動作し、画像の行方向と列方向の並びを転置するコーナーターン処理を含む画像の再生処理を実行する画像処理プログラムに上記複数のプロセッサへの上記共有メモリの対象領域の割り付けを指示する並列画像処理装置において、処理対象の画像サイズや各画素のデータサイズ等の画像情報を設定している画像情報設定手段と、画像処理で使用する上記プロセッサの個数情報を設定している使用プロセッサ数設定手段と、上記各プロセッサに搭載されているキャッシュの構成やラインサイズ等のキャッシュ情報を設定しているキャッシュ情報設定手段と、上記画像情報設定手段に設定されている画像情報、及び上記キャッシュ情報設定手段に設定されているキャッシュ情報を入手し、キャッシュのラインサイズを一辺とする正方形の画像ブロックと、この画像ブロックが使用するキャッシュのライン数からなる画像ブロック情報を算出するメモリ割付手段と、上記画像情報設定手段に設定されている画像情報、上記キャッシュ情報設定手段に設定されているキャッシュ情報、及び上記メモリ割付手段により算出された画像ブロック情報に基づき、各画像ブロック単位のコーナーターン処理でのキャッシュのラインの過不足を判定し、キャッシュのラインが不足時にはキャッシュのラインの不足を解消するサイズのオフセット量を算出するキャッシュライン重複判定手段と、上記キャッシュライン重複判定手段により算出されたオフセット量の領域を、処理対象の画像領域に追加するオフセット追加手段とを備え、上記メモリ割付手段が、上記使用プロセッサ数設定手段に設定されているプロセッサの個数情報を入手し、上記各プロセッサが上記コーナーターン処理を実行するように上記共有メモリの対象領域を割り付けることを特徴とする並列画像処理装置。
IPC (9件)：
G06T 1/20 ,  G06F 3/153 336 ,  G06F 12/08 513 ,  G06F 12/08 559 ,  G06F 12/08 563 ,  G06F 12/08 581 ,  G06F 15/177 674 ,  G06T 1/60 450 ,  G06T 3/60
FI (9件)：
G06T 1/20 B ,  G06F 3/153 336 A ,  G06F 12/08 513 ,  G06F 12/08 559 C ,  G06F 12/08 563 ,  G06F 12/08 581 ,  G06F 15/177 674 Z ,  G06T 1/60 450 C ,  G06T 3/60
Fターム (25件)：
5B005JJ14 ,  5B005KK12 ,  5B005LL14 ,  5B005LL15 ,  5B005MM01 ,  5B005MM05 ,  5B005UU32 ,  5B005UU43 ,  5B005VV02 ,  5B045AA01 ,  5B045DD12 ,  5B047AA30 ,  5B047EA05 ,  5B047EB15 ,  5B057CA12 ,  5B057CB12 ,  5B057CC03 ,  5B057CD02 ,  5B057CD03 ,  5B057CH04 ,  5B057CH11 ,  5B057DA08 ,  5B057DB02 ,  5B069CA02 ,  5B069LA12
引用特許：
出願人引用 (6件)
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