ドレイン電界終止領域を含む短チャネル電界効果型トランジスタ及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：奥山尚男 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-528732
公開番号（公開出願番号）：特表2000-504881
出願日： 1997年02月04日
公開日（公表日）： 2000年04月18日
要約：

【要約】本発明が提供するフェルミFETは、ソース領域とドレイン領域との間に、ドレインバイアスの結果としてのソース領域からチャネルへのキャリアの注入を減少させ、かつ好ましく抑制するためのドレイン電界終止領域を含む。ドレイン電界終止領域は、チャネル内での低垂直電界をなお許容しながら、過度なドレイン誘導障壁の降下を抑制する。ドレイン電界終止領域は、ソース領域からドレイン領域まで基板表面の真下に拡がる、ソース領域及びドレイン領域の間に埋め込まれたカウンタドープされた層によって好ましく実施される。埋め込まれたカウンタドープされた層は、空間的に隔たったソース領域及びドレイン領域の間に3つの層を作り出す三重タブ構造を使用して形成してよい。ドレイン電界終止領域は従来のMOSFETにおいても使用してよい。チャネル領域はエピタキシャル的堆積によって好ましく形成され、その結果、チャネル領域はドレイン電界終止領域に関してカンタドープされる必要はない。そのためチャネル領域のより高いキャリア移動度が、ある与えられたドーピングレベルに対して得られる。

請求項（抜粋）：

第1の導電率型の半導体基板と、前記半導体基板の一表面において該基板内に位置し、該基板表面より該基板内に第1の深さまで拡がった、第2の導電率型の第1のタブ領域と、前記第1のタブ領域内に位置し、前記基板内に前記基板表面から前記第1の深さ未満の第2の深さまで拡がった、前記第1の導電率型の第2のタブ領域と、前記第2のタブ領域内に位置し、前記基板内に前記基板表面から前記第2の深さ未満の第3の深さまで拡がった、前記第2の導電率型の第3のタブ領域と、前記第1のタブ領域内に位置し、前記基板内に前記基板表面から前記第3の深さよりも大きい第4の深さまで拡がった、前記第2の導電率型の空間的に隔たったソース領域及びドレイン領域と、前記空間的に隔たったソース領域及びドレイン領域の間において、前記基板表面上に位置するゲート絶縁層と、前記ソース領域及びドレイン領域と前記ゲート絶縁層にそれぞれ接触する、ソース電極、ドレイン電極、及びゲート電極とを備えたことを特徴とする電界効果型トランジスタ。

FI (2件)：

H01L 29/78 301 S , H01L 29/78 301 J

引用特許：

審査官引用 (7件)

MIS型半導体装置
公報種別：公開公報出願番号：特願平6-101457 出願人：株式会社日立製作所
特表平7-503582
特表平7-503582

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