特許
J-GLOBAL ID：200903003279741484

キャッシュメモリ制御装置およびプロセッサ

発明者：
中村 暁子

中村 暁子 について


出願人/特許権者：
エヌイーシーマイクロシステム株式会社

エヌイーシーマイクロシステム株式会社 について


代理人 (1件)： 平田 忠雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-175035
公開番号（公開出願番号）：特開2002-366433
出願日： 2001年06月11日
公開日（公表日）： 2002年12月20日
要約：
【要約】【課題】 キャッシュミス時のデータ補給処理時にリセットがかかってもキャッシュメモリをリセット前の状態に極力短時間で復旧することができるキャッシュメモリ制御装置を提供する。【解決手段】 キャッシュメモリ100からのデータリード時にリード対象のライン118でキャッシュミスが生じた際に、制御部21の制御によって、そのミスが生じたライン118のバリッドビット103およびTAG部102を無効とし、外部メモリ200から上記のリード要求と同アドレスのデータをライン118に読み込んだのち同ライン118のバリッドビット103を有効とすると共にTAG部102のアドレスを更新するようにした。
請求項（抜粋）：
データを記憶するラインが多数配列されたキャッシュメモリにおけるデータのリード/ライトを制御するキャッシュメモリ制御装置において、前記キャッシュメモリからのデータリード時にリード対象の前記ラインが無効又はそのラインのアドレスがリード要求のアドレスと異なるミスが生じた際に、そのミスが生じたラインを無効とし、外部メモリから前記リード要求と同アドレスのデータを前記ラインに読み込んだのち同ラインを有効とする制御を行う制御手段を具備することを特徴とするキャッシュメモリ制御装置。
IPC (4件)：
G06F 12/08 507 ,  G06F 12/08 501 ,  G06F 12/12 541 ,  G06F 12/12 551
FI (4件)：
G06F 12/08 507 F ,  G06F 12/08 501 D ,  G06F 12/12 541 ,  G06F 12/12 551
Fターム (6件)：
5B005JJ01 ,  5B005MM01 ,  5B005NN12 ,  5B005NN43 ,  5B005SS12 ,  5B005WW11
引用特許：
審査官引用 (3件)

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