特許

J-GLOBAL ID：200903003327628598

絶縁ゲート型バイポーラトランジスタ

発明者： 小倉 弘義 ,  大辻 通也 ,  進藤 裕之 ,  長尾 茂
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-075144
公開番号（公開出願番号）：特開平10-270686
出願日： 1997年03月27日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】 オン電圧の上昇を抑えて、ターンオフ時間の短縮が可能な絶縁ゲート型バイポーラトランジスタを実現する。【解決手段】 チップ周辺部に活性領域14と不活性領域15とに分離するための溝12を設け、この溝12をガラスパシベーンョン膜13で被覆したことを特徴とする。溝12は、ドレインN- 型層3表面からコレクタP型層1に充分到達する深さに形成し、P型主接合領域5が溝12と接触している。また、活性領域14において、P型ウェル4およびP型主接合領域5はエミッタ電極10と電気的にコンタクトをとり、不活性領域15のドレインN- 型層3の表面は電気的に解放状態である。不活性領域15には、エミッタ電極10からの電子は流入せず、コレクタP型層1からの少数キャリアの注入がなく、不活性領域15のドレインN+ 型層2およびドレインN- 型層3に蓄積される少数キャリアも無くなる。

請求項（抜粋）：

一導電型の半導体基板と、前記半導体基板上に形成した逆導電型の高濃度ドレイン層と、前記高濃度ドレイン層上に形成した逆導電型の低濃度ドレイン層と、前記低濃度ドレイン層の表面の一部領域に形成した一導電型のウェルと、前記ウェルの表面の一部領域に形成した逆導電型のエミッタ領域と、前記ウェルおよび前記エミッタ領域の表面に接して形成したエミッタ電極と、前記低濃度ドレイン層の上部に絶縁膜を介して形成したゲート電極と、少なくとも前記エミッタ領域を囲み前記低濃度ドレイン層表面から前記半導体基板に到達する溝と、前記溝を被覆するパシベーンョン膜とを備えた絶縁ゲート型バイポーラトランジスタ。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 29/78 652 N ,  H01L 29/78 658 J ,  H01L 29/78 658 H

引用特許：

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平4-338465   出願人：株式会社日立製作所
• パワーMOSFETのエッジターミネーション方法および構造
  公報種別：公開公報   出願番号：特願平8-018399   出願人：シリコニックスインコーポレーテッド
• 絶縁ゲートバイポーラトランジスタ
  公報種別：公開公報   出願番号：特願平5-344583   出願人：日本インター株式会社
• 特開平4-170072