特許
J-GLOBAL ID：200903003397983735
メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
小杉 佳男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-074040
公開番号（公開出願番号）：特開平8-273399
出願日： 1995年03月30日
公開日（公表日）： 1996年10月18日
要約：
【要約】【目的】少ないステップ数でテストを行なうことのできる構成を備えた、読み書き自在なメモリを提供する。【構成】カラム選択回路が、テストモード切換信号TEST-INを受けて、複数のブロック11A,11B,11C,11Dのうちのいずれか1つのブロック(例えばブロック11A)を選択する第1のモードと、複数のブロックの、互いに対応するビット配列位置に配列されたメモリセル(例えば、メモリセルa00,b00,c00,d00)を選択する第2のモードとを切り換える。
請求項（抜粋）：
複数のビットデータの配列からなるワードデータを読み書き自在に格納するワードメモリを複数個備え、各ワードメモリに格納されるワードデータを構成するビットデータ複数個をそれぞれ格納するメモリセル複数個が順次隣接した位置に配置されてなるメモリにおいて、前記ワードメモリそれぞれを単位として読み書きする第1のモードと、入力データが1ビットずつ分解された複数のビットデータの、複数のワードメモリそれぞれを構成する、互いに対応するビット配列位置に配置されたメモリセルそれぞれへの同時書き込み、およびこれらのメモリセルそれぞれに格納されたビットデータの同時読み出しを行なう第2のモードとを切り換えるモード切換回路を備えたことを特徴とするメモリ。
IPC (2件)：
G11C 29/00 303
, G11C 15/04
G11C 29/00 303 E
, G11C 15/04 B
