特許
J-GLOBAL ID：200903003567105290
半導体装置のレイアウト検証方法及びレイアウト検証装置
発明者：
出願人/特許権者：
,
代理人 (1件)：
恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平6-007867
公開番号（公開出願番号）：特開平7-210592
出願日： 1994年01月27日
公開日（公表日）： 1995年08月11日
要約：
【要約】【目的】電源配線の不良箇所の特定を容易にする。【構成】半導体装置のレイアウト検証装置1にはERC処理部14とエラー有無判断処理部15と分割領域入力部17とレイアウト領域分割部18と領域間接続情報抽出部19とが設けられている。ERC処理部14は全て又は複数に分割されたレイアウトデータ11を入力し、その入力した領域毎に複数の電源配線25〜28の配線不良を検出する。エラー有無判断処理部15は、ERC処理手段14の処理結果に基づいて、配線不良の有無を判断する。分割領域入力部17は、ERC処理手段14にて処理した領域を分割する分割数を入力し、レイアウト領域分割部18は、分割領域入力手段17の入力結果に基づいて前記領域を分割する。そして、領域間接続情報抽出手段19は、配線不良がない分割された領域間の電源配線25〜28の接続をその領域間の分断点35〜38に付加する。
請求項（抜粋）：
予め設計されたレイアウトデータの電源配線の配線不良を検出する半導体装置のレイアウト検証方法において、全ての領域のレイアウトデータ又は複数の領域に分割されたレイアウトデータを入力し、該入力した領域毎に複数の電源配線の配線不良を検出し、その領域内の配線不良の有無を判断し、配線不良がある場合にはその領域を更に複数に分割し、その新たに分割した領域について電源配線の配線不良を検出するようにした半導体装置のレイアウト検証方法。
FI (2件)：
G06F 15/60 360 D
, G06F 15/60 370 K
