新しいフラッシュメモリ配列とデ-コ-ディング構造

発明者： , ,
出願人/特許権者： , ,
代理人 (1件)：志村正和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-033735
公開番号（公開出願番号）：特開2000-149574
出願日： 1999年02月12日
公開日（公表日）： 2000年05月30日
要約：

【要約】 (修正有)【課題】従来のフラッシュメモリが持つ欠点を克服するため、小さく且つ柔軟性があるワードライン数で、メモリセルの消去可能で、複数のワードラインを同時に消去し、ワードライン毎の確認を同時に行う消去方法でメモリの干渉や過剰消去を回避できるメモリの回路構造とメモリ回路の操作方法。【解決手段】フラッシュメモリ回路のメモリセルを複数のメモリバンクに分割し、各メモリバンクのメモリセルは複数の列と複数の行から構成される。隣接する2つの列のメモリセル電源は同じ電源ラインに接続され、各メモリバンクはそれぞれ独自のワードラインデコーダーと電源ラインデコーダーを持つ。電源ラインデコーダーには電源ラインラッチがあり、各メモリ操作において望ましい電圧レベルを供給可能である。アドレスラインからワードラインデコーダーと電源ラインデコーダーまでは、メモリ操作を行うワードラインおよび電源ラインを選択可能である。

請求項（抜粋）：

それぞれ1つの制御ゲート、1つのドレインおよび1つの電源を持ち、複数の列と複数の行に配列された複数のフラッシュメモリセルと、それぞれ、同じ奇数列においてすべてのフラッシュメモリセルの制御ゲートを接続している複数の奇数のワードラインと、それぞれ、同じ偶数列においてすべてのフラッシュメモリセルの制御ゲートを接続している複数の偶数のワードラインと、それぞれ、同じ行においてすべてのフラッシュメモリセルのドレインを接続している複数のビットラインと、それぞれ、奇数列と前記奇数列に隣接する関連偶数列においてすべてのフラッシュメモリセルの電源を接続している複数の電源ラインとから構成されていることを特徴とするフラッシュメモリ配列。

Fターム (10件)：

5B025AA03 , 5B025AB01 , 5B025AC01 , 5B025AD02 , 5B025AD03 , 5B025AD04 , 5B025AD05 , 5B025AD08 , 5B025AE06 , 5B025AE08

引用特許：

審査官引用 (3件)

特開平2-276095
半導体メモリ装置
公報種別：公開公報出願番号：特願平7-337357 出願人：日産自動車株式会社
特開平2-025068

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