特許

J-GLOBAL ID：200903003675732803

セグメントに分割された列メモリ・デバイスの電圧操作技術

発明者： リチャード ジョセフ マックパートランド
出願人/特許権者： ルーセント テクノロジーズ インコーポレーテッド
代理人 (1件)： 岡部 正夫 (外11名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-155534
公開番号（公開出願番号）：特開2001-006383
出願日： 2000年05月26日
公開日（公表日）： 2001年01月12日
要約：

【要約】 (修正有)【課題】 セグメントに分割された列フラッシュEEPROMメモリに関し、高電圧トランジスタに代わり低電圧トランジスタを用い、読出しアクセス時間の短縮および、メモリアレーの信頼性向上を図る。【解決手段】 低電圧CMOSトランジスタは、読出し列予備充電経路および書込み/消去データ移送経路の両方の目的で使用する。また、二つの相補高電圧トランジスタを使用する代わりに、一つの低電圧n-チャネル・トランジスタを使用して列セグメント選択スイッチを形成する。これらにより予備充電時間および放電時間を短縮し、メモリの読出し速度を速くする。また、このことにより、時間が経過するにつれて、高電圧トランジスタの特性が劣化することで、予備充電時間が長くなるのを防止する。また、書込みおよび消去機能に必要な、いくつかのオフピッチ回路で、信頼性の低い高電圧トランジスタを使用しないですみ、チップ全体の信頼性が向上する。

請求項（抜粋）：

セグメントに分割された列の電子的にプログラム可能なメモリを持つ集積回路であって、列セグメントに接続している複数のメモリセルと、前記列セグメントと前記メモリのグローバル列との間に接続している列セグメント選択トランジスタと、前記メモリセルに関連する高電圧メモリ動作を行うために、そこを通して前記列セグメントに高電圧が印加されると共に、高電圧源と前記列セグメントとの間を接続するための列セグメント・ラッチとを備える集積回路。

FI (4件)：

G11C 17/00 634 G ,  G11C 17/00 632 Z ,  G11C 17/00 634 Z ,  G11C 17/00 634 B

引用特許：

審査官引用 (3件)

• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-053842   出願人：日本鋼管株式会社
• 特開昭63-086198
  
• 特開昭63-086198