特許
J-GLOBAL ID：200903003701882991
半導体デバイス内に多孔質誘電体層を集積する方法及び半導体デバイス
発明者：
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出願人/特許権者：
代理人 (1件)：
浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-199967
公開番号（公開出願番号）：特開平8-064680
出願日： 1995年08月04日
公開日（公表日）： 1996年03月08日
要約：
【要約】【課題】 従来のホトリソグラフィ及び金属技術及び材料を使用し、かつ多孔質誘電体材料を使用して導体間の容量が低減される半導体デバイス及び製造工程を提供する。【解決手段】 層間誘電体10上にパターン化された導体18を設け、その上に基板カプセル層32を共形的に堆積する。次に、(例えば、乾燥されたSiO2ゲル等の) 多孔質誘電体材料22を堆積し導体間のギャップを実質的に埋め導体を被覆する。次に、SiO2 等の実質的に固体材料のキャップ層24を堆積し、ホトリソグラフィステップによりビア位置を明確に定める。エッチングによりキャップ層にビアを形成し、次に多孔質誘電体に形成する。ビアパシベーション層30を共形的に堆積し異方的にエッチングしてビア内にパシベーションライナーを残してビアの底部をきれいにし、ビアメタルが多孔質材料に直接接触することを防止する。これらのステップを再度適用して第2の上層構造を形成することができる。
請求項（抜粋）：
半導体デバイス内に多孔質誘電体層を集積する方法であって、該方法は、(イ)基板上に形成された、パターン化された導体層を設けるステップと、(ロ)前記多孔質誘電体層により前記導体間の空間を埋めて前記導体を被覆するステップと、(ハ) 前記多孔質誘電体層上に実質的に固体の絶縁キャップ層を堆積するステップと、(ニ) 前記キャップ層に一つ以上のビアをエッチングするステップと、(ホ) 前記多孔質誘電体層に前記ビアをエッチングするステップと、(ヘ) 前記キャップ層及び、前記ビアの底部を含む、前記ビア内の露出面上に共形ビアパシベーション層を堆積するステップと、(ト) 前記ビアの底部から前記パシベーション層を異方的に除去して、前記導体との電気的接続を完成させる一直線とされたビアを設け、前記一直線とされたビア及び前記キャップ層により前記多孔質誘電体を前記電気的接続から分離するステップと、を含む半導体デバイス内に多孔質誘電体層を集積する方法。
IPC (2件)：
H01L 21/768
, H01L 21/316
