特許
J-GLOBAL ID：200903003718651977
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-130451
公開番号（公開出願番号）：特開平11-330413
出願日： 1998年05月13日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 DRAMのメモリセルコンタクトなどに用いられるコネクションパッド形成方法において、パッド形成のための導電体選択成長時、選択性が崩れることによる隣接間パッドの絶縁不良を防止する。【解決手段】 MOSトランジスタのソース及びドレイン領域3に到達するコンタクト孔を層間絶縁膜6に開孔し、多結晶シリコンでコンタクトプラグ8-1を形成する。その後、層間絶縁膜6上には堆積せず、プラグ8-1上にのみ多結晶シリコンが成長する方法を用いて、コネクションパッドのパッド8-2を形成する。このとき等方的に選択成長を行うことにより、パッドをブラグの直径より大きくすることができる。選択成長は、パッド上部だけであるので、成長時間が短くて済み、選択性が崩れにくい。また、パッドの形成は、導電体プラグを予め形成し、導電体プラグ上に、選択成長するので、下地の材料に依存しない。
請求項（抜粋）：
下層配線と、上層配線と、前記下層配線と前記上層配線とを電気的に接続する接続部とを有し、この接続部は、前記下層配線に接続されたコネクションパッドと、このコネクションパッドと前記上層配線とを接続するコンタクトとを有する半導体装置を製造する方法であって、前記下層配線に接続された前記コネクションパッドを形成するコネクションパッド形成ステップと、前記コネクションパッドに接続された前記コンタクトを形成するステップと、前記コンタクトに接続された前記上層配線を形成するステップとを有する前記半導体装置の製造方法において、前記コネクションパッド形成ステップは、半導体基板の主面に、前記下層配線として作用する領域を形成する第1のステップと、該領域が形成された前記主面全面に層間絶縁膜を形成する第2のステップと、前記層間絶縁膜に、前記領域に連絡するコンタクト孔を形成する第3のステップと、該コンタクト孔に第1の導電体を埋め込み、前記領域に接触する底面と前記層間絶縁膜の表面と同一平面をなす上面とを有する、前記第1の導電体からなるコンタクトプラグを、前記コンタクト孔に形成する第4のステップと、前記コンタクトプラグの前記上面上に第2の導電体を等方的に堆積し、前記コンタクトプラグの上面より大きい底面を有する、前記第2の導電体からなるパッドを、前記コンタクトプラグの前記上面上及び前記層間絶縁膜の表面上に形成する第5のステップとを有し、前記コンタクトプラグと前記パッドとが前記コネクションパッドを構成していることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 621 B
, H01L 21/90 C
, H01L 27/10 681 B
