強誘電体メモリトランジスタ及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：大垣孝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-059720
公開番号（公開出願番号）：特開平9-252099
出願日： 1996年03月15日
公開日（公表日）： 1997年09月22日
要約：

【要約】【課題】コントロールゲート電極およびフローティングゲート間の静電容量の低減。【解決手段】フローティングゲート電極24を覆う様にして、絶縁膜30が設けられ、この絶縁膜30の上面に強誘電体膜34が設けられており、絶縁膜30に設けられているコンタクトホール32のホール内に強誘電体膜34の一部が埋め込まれ、強誘電体膜34は絶縁膜30を介在してフローティングゲート電極24と電気的に接続されている。

請求項（抜粋）：

半導体基板のアクティブ領域とフローティングゲート電極との間にゲート酸化膜を有し、かつ、該フローティングゲート電極とコントロールゲート電極との間に強誘電体膜を有してなるMFMIS型の強誘電体メモリトランジスタにおいて、前記コントロールゲート電極およびフローティングゲート電極間の一部分に絶縁膜を介在させて、前記コントロールゲート電極と前記フローティングゲート電極の面積を一定とし、かつ、前記絶縁膜の側方に介在する前記強誘電体膜部分を除けば前記強誘電体膜の膜厚は一定であるとしたとき、該両ゲート電極間の静電容量を該両ゲート電極間に前記強誘電体膜のみを設けたときの静電容量よりも小さく設定してあることを特徴とする強誘電体メモリトランジスタ。

引用特許：

審査官引用 (2件)

強誘電体記憶素子
公報種別：公開公報出願番号：特願平4-130920 出願人：シャープ株式会社
半導体装置
公報種別：公開公報出願番号：特願平8-032858 出願人：日本電気株式会社

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