特許

J-GLOBAL ID：200903004018628873

ダミー構造体を有する集積回路およびその形成方法

発明者： パーシー・ブイ・ギルバート ,  サブラマネイ・アイヤー ,  ブラッドレイ・ピー・スミス ,  マシュー・エー・トンプソン ,  ケビン・ケンプ ,  ラジブ・ハー
出願人/特許権者： モトローラ・インコーポレイテッド
代理人 (1件)： 大貫 進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-237832
公開番号（公開出願番号）：特開平10-092921
出願日： 1997年08月20日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】トレンチアイソレーションを有する半導体デバイス製造工程にてトレンチ構造を埋める非導電物質を研磨する際、ランダムにダミー構造体を位置付けるとパターンの密度の高低により研磨速度が変化し、ディッシング問題を引き起こす。そこで、製造工程を追加することなく、この研磨速度の問題を解決するための方法および集積回路を提示する。【解決手段】アクティブデバイスのない部分とアクティブデバイスのある部分との占有密度が等しくなるように、各ダミー構造体が、アクティブデバイスのない部分に配置され、それにより半導体基板の表面に亘って研摩速度を均等にする。また、ダミー構造体パターンが、集積回路のレイアウトパターンに追加されることにより製造工程を追加することなく、ウェル境界またはアクティブ領域との交差およびポリシリコンのレイヤまたは相互接続構造などの導電物質下方への存在を避けるよう前もって決められる。

請求項（抜粋）：

半導体基板に形成される集積回路であり、前記半導体基板は、電気的アクティブデバイスから構成される第1領域および電気的アクティブデバイスのない第2領域を有するところの集積回路であって:ウェル領域を決定する半導体基板上にあるウェル境界;および第1間隔だけウェル境界から離れて位置付けられ、第2領域内にあるダミー構造体;から構成されることを特徴とする集積回路。

IPC (2件)：

H01L 21/76 ,  H01L 21/304 321

FI (2件)：

H01L 21/76 L ,  H01L 21/304 321 S

引用特許：

審査官引用 (2件)

• 基板の表面形状を変えることにより基板上に平坦化表面を形成する方法
  公報種別：公表公報   出願番号：特願平8-516234   出願人：インテル・コーポレーション
• 半導体装置および半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-336815   出願人：松下電器産業株式会社