特許
J-GLOBAL ID：200903004159238793

不揮発性半導体記憶装置及びその製造方法

発明者：
小竹 義則

小竹 義則 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (10件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守
公報種別：公開公報
出願番号（国際出願番号）：特願2005-006657
公開番号（公開出願番号）：特開2006-196688
出願日： 2005年01月13日
公開日（公表日）： 2006年07月27日
要約：
【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線2と、埋め込み酸化膜と、複数のワード線5と、ワード線5とビット線2間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト7を上面に有する複数の拡散層8があり、複数のブロックに区分されたビット線2同士は拡散層8を介して電気的に接続されており、コンタクト領域となる拡散層8の近傍領域に形成されたビット線2間に形成された素子分離領域9とを備える。さらに、ビット線2上及び素子分離領域9上に跨り、側壁絶縁膜を有するダミーワード線14を備え、側壁絶縁膜は、素子分離領域9と、埋め込み酸化膜と、ビット線2との境界領域上を覆う。【選択図】 図1
請求項（抜粋）：
半導体基板中に、第1の方向に延在するように形成された埋め込み拡散層よりなる複数のビット線と、 前記ビット線上に形成された埋め込み絶縁膜と、 前記半導体基板上に、前記第1の方向と直交する第2の方向に延在するように形成された複数のワード線と、 前記ワード線が前記ビット線間の領域と交差する領域に形成された電荷保持膜と、 互いに隣り合う前記ビット線がソース領域及びドレイン領域として機能し、前記電荷保持膜がゲート絶縁膜として機能し、前記ワード線がゲート電極として機能する複数のメモリセルと、 外部と電気的に接続されたコンタクトを上面に有する複数の拡散層と、 前記複数のビット線は、複数のブロックに区分されるように、各々分断されており、隣り合う前記ブロックにおける対応し合う前記ビット線同士は、前記ビット線同士に対応するように設けられた前記拡散層を介して電気的に接続されており、 コンタクト領域となる前記拡散層の近傍領域に形成されている互いに隣り合う前記ビット線間に形成され、隣り合う前記ビット線間を電気的に分離する素子分離領域とを備えた不揮発性半導体記憶装置であって、 前記コンタクト領域において、前記第2の方向に延在すると共に、前記ビット線上及び前記素子分離領域上を跨るように形成され、側面に側壁絶縁膜を有するダミーワード線をさらに備え、 前記側壁絶縁膜は、前記素子分離領域と、前記埋め込み絶縁膜と、前記ビット線との境界領域上を覆っていることを特徴とする不揮発性半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/76
FI (3件)：
H01L27/10 434 ,  H01L29/78 371 ,  H01L21/76 S
Fターム (28件)：
5F032AA32 ,  5F032AC01 ,  5F032CA17 ,  5F032DA43 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP65 ,  5F083EP70 ,  5F083EP75 ,  5F083GA06 ,  5F083JA35 ,  5F083JA36 ,  5F083JA53 ,  5F083KA08 ,  5F083NA01 ,  5F083NA04 ,  5F083PR34 ,  5F083ZA28 ,  5F101BA01 ,  5F101BA45 ,  5F101BB02 ,  5F101BD10 ,  5F101BD32 ,  5F101BD35 ,  5F101BD38 ,  5F101BF09 ,  5F101BH16
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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