特許
J-GLOBAL ID：200903004230444413
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願2001-345339
公開番号（公開出願番号）：特開2003-151277
出願日： 2001年11月09日
公開日（公表日）： 2003年05月23日
要約：
【要約】【課題】 MTCMOS技術を用い、メモリセルアレイの形成面積をそれ程大きくすることなく、低電源電圧化及び低消費電力化を実現する。【解決手段】 メモリセル50-21にデータを書き込む場合、信号REを“H”にし、NMOS61-1をオフにして仮想グランド線VGND1をフローティング状態にする。信号REが“H”の時、AND回路64-2の出力が“L”になり、NMOS55a,55bがオフする。ワード線WL2の“H”によってNMOS53,54がオンし、ビット線BL1,BL1/対上のデータがノードN11,N12に保持される。データを読み出す場合、信号REを“L”にする。NMOS61-1がオンして線VGND1がGNDに接続され、加速回路55によって読み出し動作が加速される。
請求項（抜粋）：
ワード線と、第1及び第2のビット線を有し、ビット線選択信号により選択されるビット線対と、電源線と、第1と第2のノ-ド上のデータを保持するデータ保持回路と、前記第1のビット線と前記第1のノードとの間に接続され、前記ワ-ド線の電位で駆動される高閾値電圧の第1のトランジスタと、前記第2のビット線と前記第2のノードとの間に接続され、前記ワ-ド線の電位で駆動される高閾値電圧の第2のトランジスタと、前記第1のビット線と第3のノードとの間に接続された低閾値電圧の第3のトランジスタと、前記第2のビット線と第4のノードとの間に接続された低閾値電圧の第4のトランジスタと、前記第3のノードと前記電源線との間に接続され、前記第2のノード上のデータで駆動される低閾値電圧の第5のトランジスタと、前記第4のノードと前記電源線との間に接続され、前記第1のノード上のデータで駆動される低閾値電圧の第6のトランジスタと、前記電源線と一定電位の第5のノードとの間に接続され、書き込み時にオフ状態、読み出し時にオン状態となる高閾値電圧の第7のトランジスタと、前記ワード線の電位及び読み出し制御信号に基づき、あるいは前記ワード線の電位、前記読み出し制御信号及び前記ビット線選択信号に基づき、前記書き込み時に前記第3及び第4のトランジスタをオフ状態、前記読み出し時に前記第3及び第4のトランジスタをオン状態にする論理回路と、を備えたことを特徴とする半導体記憶装置。
IPC (4件)：
G11C 11/41
, G11C 11/412
, H01L 21/8244
, H01L 27/11
G11C 11/40 Z
, G11C 11/40 301
, H01L 27/10 381
5B015HH01
, 5B015HH03
, 5B015JJ02
, 5B015JJ03
, 5B015JJ32
, 5B015KA04
, 5B015PP02
, 5F083BS27
, 5F083GA05
, 5F083LA16
