特許

J-GLOBAL ID：200903004241918956

異なるゲート酸化膜厚さの集積回路およびその生成のための処理方法

発明者： ガードナー,マーク・アイ ,  ハウス,フレッド・エヌ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平10-510718
公開番号（公開出願番号）：特表2000-517102
出願日： 1997年05月29日
公開日（公表日）： 2000年12月19日
要約：

【要約】集積回路内に2つのゲート酸化膜の厚さを生成し、半導体基板が第1の領域および第2の領域を有する半導体処理を提供する。第1の領域および第2の領域は互いに横方向に位置をずらされる。それから窒素種不純物の分布が半導体基板の第1の領域に導入される。その後、半導体基板の上面にゲート誘電層が成長する。ゲート誘電体は半導体基板の第1の領域の上に第1の厚さを有し、半導体基板の第2の領域の上に第2の厚さを有する。第1の厚さは第2の厚さより薄い。この発明のCMOS実施例では、半導体基板の第1の領域はp型シリコンを含み、一方第2の基板領域はn型シリコンを含む。好ましくは、窒素種不純物の分布を半導体基板に導入するステップは、第1の基板領域を窒素含有環境で熱酸化することにより達成される。現在好ましい実施例では、窒素含有環境はN2O、NH3、O2およびHClをおよそ60:30:7:3の割合で含む。代替の実施例では、窒素含有環境はNO、O2およびHCIをおよそ90:7:3の割合で含むか、またN2O、O2およびCHlをおよそ90:7:3の割合で含む。窒素種不純物の第1の基板領域(102)への導入は代替的には短時間アニール処理を用いて達成され得る。

請求項（抜粋）：

半導体基板を提供するステップを含み、前記半導体基板は第1の領域および第2の領域を含み、前記第2の領域は前記第1の領域に対して横方向に配置され、さらに、 窒素種不純物の分布を前記半導体基板の前記第1の領域に導入するステップと、 前記半導体基板の上面にゲート誘電層を成長させるステップとを含み、前記ゲート誘電体は前記半導体基板の前記第1の領域の上に第1の厚さを有し、前記半導体基板の前記第2の領域の上に第2の厚さを有し、さらに前記第1の厚さは前記第2の厚さより薄い、半導体処理方法。

IPC (4件)：

H01L 21/8238 ,  H01L 21/316 ,  H01L 27/092 ,  H01L 29/78

FI (3件)：

H01L 27/08 321 D ,  H01L 21/316 S ,  H01L 29/78 301 G

引用特許：

審査官引用 (4件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-107322   出願人：シチズン時計株式会社
• 特開昭63-257214
  
• 特開平3-259564
  
• 特開平1-183844