特許

J-GLOBAL ID：200903004241974740

半導体記憶装置

発明者： 中 陦 孝 雄 ,  瀬 川 真
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-089702
公開番号（公開出願番号）：特開2001-273775
出願日： 2000年03月28日
公開日（公表日）： 2001年10月05日
要約：

【要約】 (修正有)【課題】各セルアレイの入出力部が奇数個である半導体記憶装置において、出力信号線間にアクセス特性の劣化が生じるのを防止する。【解決手段】セルアレイAr1の各セクション部Sj(j=1,...,k)の入出力部I/Oiaは第2i-1の出力信号線SL2i-1を介して出力選択制御回路2iに接続され、入出力部I/Oibは第2iの出力信号線SL2iを介して出力選択制御回路2iに接続される。セルアレイAr2の各セクション部Sj(j=1,...,k)の入出力部I/O(i+1)a(i-n,...,2n-2)は、第2iの出力信号線SL2iを介して出力選択回路2i+1に接続され、入出力部I/O(i+1)bは第2i+1の出力信号線を介して出力選択制御回路2i+1に接続される。

請求項（抜粋）：

各々が同数のメモリセルを有している第1および第2のセルアレイと、第1乃至第2n-1(n≧1)の出力選択制御回路と、前記第1乃至第2n-1の出力選択制御回路に対応して設けられ、対応する出力選択制御回路の出力を受ける第1乃至第2n-1の出力トランジスタ回路と、第1乃至第4n-2の出力信号線とを備え、前記第1および第2のセルアレイは、各々k(k≧2)個の第1乃至第kのセクション部に分割され、各セクション部は2n-1個の第1乃至第2n-1の出力部と少なくとも1個の予備の入出力部とを有し、前記第i(i=1,...n-1)の出力選択制御部は、第1のセルアレイの第1乃至第kのセクション部の各々の第2i-1の入出力部の出力を第2i-1の出力信号線を介して受けるとともに第1のセルアレイの第1乃至第kのセクション部の各々の第2iの入出力部の出力を第2iの出力信号線を介して受け、前記第nの出力選択制御部は第1のセルアレイの第1乃至第kのセクション部の各々の第2n-1の入出力部の出力を第2n-1の出力信号線を介して受けるとともに第1のセルアレイの各セクション部の予備の入出力部の出力を第2nの出力信号線を介して受け、前記第n+i(i=1,...,n-1)の出力制御回路は第2のセルアレイの第1乃至第kのセクション部の各々の第2i-1の入出力部の出力を第(2n+2i-1)の出力信号線を介して受けるとともに第2のセルアレイの第1乃至第kのセクション部の各々の第2iの入出力部の出力を第(2n+2i)の出力信号線を介して受ける、ことを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/41 ,  G11C 11/417

FI (2件)：

G11C 11/34 301 E ,  G11C 11/34 305

Fターム (6件)：

5B015HH01 ,  5B015JJ21 ,  5B015KB09 ,  5B015KB36 ,  5B015PP01 ,  5B015PP02

引用特許：

審査官引用 (1件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-179126   出願人：日本電気株式会社